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Arbitrary Sequence Counter (with parallel load) 설계
-4개의 flip flop을 사용하여 4bit sequence를 정의: 최대 16개의 state를 표현
가능
(1) state diagram의 작성
(2) Synchronous counter 타입으로 설계
- D flip flop을 이용한 state table 작성
- 출력변수: 초기상태로 복귀
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load r5 with address of base of x array
loop test
loop CMP r0, r1 ; if I >= N, exit loop
BGE loopend
loop body
LDR r4, [r3, r0] ; get value of c[i]
LDR r6, [r5, r0] ; get value of x[i]
MUL r4, r4, r6 ; compute c[i] * x[i]
ADD r2, r2, r4 ; add into running sum f
;update loop counter
ADD r0, r0, #1
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