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E를 이용한 J-K F/FT Truth Table》
①회로구성
이번 실험은 J-K F/F의 동작을 확인 하는 실험이었다. 2개의 NAND와 1개의 INVERTER를 이용하여 회로를 구성하였고, Vcc와 Gnd 도 설정하여 주었다. 클럭에는 5V를 입력하여 F/F가 동작하도록 해주었다.
◎ J-K F/F
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Flip-Flops
⑤ 7476 - Dual J-K Flip-Flops with Preset and Clear 논리회로 실험 5. 인코더 (Encoder)
실험 1. 인코딩 - 10진 / Excess - 3 코드
실험 2. 7 segment 표시기를 갖는 BCD 카운터
논리회로실험 6. Latch & Flip Flop
(1) 예비과제 (1)에서 구한 R-S Latch를 구성
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만 래치는 클럭 펄스의 폭이
넓으면 그 동안에 입력의 변화가 출력에 나타난다.
<타이밍 차트>
4) J-K플립플롭
□ 동기식 S-R 래치에서 금지되어 있는 S = R = 1 입력도 안정된 상태로 변천할 수
있도록 만든 회로 이다.
□ 입력 단자인 J,K에
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-D 풀리풀롭은 클럭 펄스의 폭이 넓어도 출력의 변화가 없지만 래치는 클럭 펄스의 폭이 넓으면 그 동안에 입력의 변화가 출력에 나타난다. 1. 플리플롭(flip-flop)
2. 카운터(COUNTER)
3. 8진 카운터
4. 10진 카운터(counter)
5. 래치(Latch)
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래치가 작동하고 클럭이 0으로 되면 앞 래치는 변화할 수 없고, 클럭은 NOT 게이트를 거쳐 1 이므로 앞 래치의 출력 값으로 뒤 래치의 출력이 고정된다.
논리회로
타이밍도
JK 플립플롭
- 74LS73, 74LS76은 Dual JK M/S Flip-Flop이다.
< 플립플롭 (Flip-Flop
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