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jk_ff port map(clk,Rst,JA,KA,QA);
JKB:jk_ff port map(clk,Rst,JB,KB,QB);
Y <= QA & QB;
end sample;
⑦ Simulation
[JK-FF의 동작 Simulation ]
- 이 시뮬레이션 결과는 time delay 때문에 상승 에지에서 트리거 되지 못한 것을 알 수 있다. 그러나 결과는 JK-FF의 동작을 따름을 알
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JK 입력 상태에 따른 Q 출력 파형을 그려라.
CLK
J
K
Q
2) 다음의 진리치표를 갖는 T-FF 회로는 JK-FF를 사용하여 구성하라.
T
0
1
[여기표]
T
J
K
0
0
0
0
×
0
1
1
×
0
1
0
1
1
×
1
1
0
×
1 1.제목
2.목적
3.이론및 실험원리
4.실험장치
5.실험방법
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FF의 실험
JK-FF의 J, K 입력을 서로 연결하여 T-FF을 구성한다. 아래 그림과 같이 기본 게이트로 구성된 JK-FF로부터 T-FF을 구성하고 입력 T에 대한 출력 Q와 Q(bar)를 확인하여 표에, 동작특성은 타이밍도에 나타낸다.
①실험 1의 ①~⑤를 반복한다.&nb
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디지털공학실험 ? VHDL실습(D-FF,JK-FF,Counter) 결과 보고서
※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.
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입력 D로 바뀐 것으로 입력 D가 클럭 동기 RS 플립플롭의 입력에 S에 그대로 연결되고 입력 R에는 입력 D가 NOT 게이트를 거쳐 연결되는 것 이다. 이렇게 구성된 회로의 동작은 다음과 같다. 가. D 플립플롭
나. JK 플립플롭
다. 8bit-Counter
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