8주차-실험19 예비 - 카운터 회로

소개글

8주차-실험19 예비 - 카운터 회로에 대한 보고서 자료입니다.

목차

실험목적
실험준비물
예비과제
설계 및 고찰

본문내용

X=0로 하고 감계수하여 각각의 상태를 작성하라. 증/감계수 동작 중에 X=1→0로, X=0→1로 변환시키고 결과를 관찰하라.
(11) 다음 <그림 19.17> 회로를 구성하라.
① CLR을 1Hz로 하고 LED로 QA, QB, QC, QD의 출력을 관찰하라.
CLK
QD
QC
QB
QA
10진수
1 HZ
U/D = 1
0
0
0
0
0
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
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8
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0
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9
1
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1
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12
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13
1
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14
1
1
1
1
15
1 HZ
U/D = 0
1
1
1
1
15
1
1
1
0
14
1
1
0
1
13
1
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0
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1
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11
1
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1
0
10
1
0
0
1
9
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0
0
8
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1
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1
7
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1
1
0
6
0
1
0
1
5
0
1
0
0
4
0
0
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1
3
0
0
1
0
2
0
0
0
1
1
0
0
0
0
0
② U/D의 신호에 따라 계수기의 상태를 결정하고, (U/D를 Q에 연결) 이때의 상태도를 나타내라.
⇒ (1) down counter 동작.
(2) 클락은 1HZ이기 때문에 빠른 동작으로 와 Q의 위치를 바꿔주면 다운카운터로 동작하던 0번째까지 온 상태에서 바꿔주었기 때문에 다음 상태는 1001(9)로 증가한다. U/D에 Q를 연결하면 down counter가, 를 연결하면 up counter가 동작함을 볼 수 있다.
설계 및 고찰
(1) Mod-7 Counter를 설계하라. (준비물 : SN7476, SN7420)
⇒ A B C 비트의 값이 1이 되었을 때 CLR에 값을 인가하여 0으로 돌아가게 한다.
(2) <그림 19.7>의 회로를 사용하여 0, 1, 2, 3, ..., 13 까지를 계수하고 다시 0, 1, 2, 3, ..., 13을 반복하는 회로를 구성하고 확인하라. (준비물 : SN7476, SN7420)
⇒ B C D 비트의 값이 1이 되었을 때 CLR에 값을 인가하여 0으로 돌아가게 한다.
(3) mod-x counter 2개를 이용하여 주파수를 로 분주하려고 한다. 2개 block diagram를 그리고 block도의 내부회로를 그리시오. J-K플립플롭과 NAND로 구성하시오. (준비물 : SN7476, SN7400)
(4) 0~9까지 셈을 하는 카운터를 설계하시오. 출력이 3, 6, 9일 때, 출력이 siren=1이 되는 회로를 설계하시오.
⇒ Mod-10 counter를 만들고서 3, 6, 9를 만족하는 (0011, 0110, 1001)을 AND로 묶고 다시 OR으로 묶어서 출력 siren을 확인하면 된다.
(6) Conveter belt에서 생산되는 모든 제품이 출하 검사된다. 이때, 생산되는 제품수와 불량품 수를 알려주는 카운터를 설계하시오. 이때, 하나의 제품이 출하될 때, X=1인 펄스가 발생하고, 불량품이 발견되었을 때 Y=1인 펄스가 발생한다. 단, 생산제품수와 불량제품수는 최고 15이라고 가정하라. (준비물 : SN7476)
(7) 실험 2에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가? 어떤 계수기로 동작하는가?
⇒ CLK가 10번째 들어갔을 때 clear되는데, 그 이유는 clear가 B=D=1일 때 동작하므로 ABCD=0101 (10진수로 10)에서 clear가 0이 되므로 그 순간에 각 플립플롭은 모두 0이 되면서 clear가 된다. 그래서 이 회로는 MOD-10카운터로 동작한다. 또한 처음 플립플롭의 입력 클럭 값이 각각의 CLK로 들어가는 것이 아니라 처음 플립플롭의 결과 값이 다음 플립플롭의 CLK로 들어가는 것이기 때문에 비동기식이다.
(8) 실험 2의 회로를 변경하여 Mod-8의 회로를 그려라.
⇒ Mod-10회로에서는 각각의 클리어에 각자리수의 조합이 10( 1010 )이 되는 값을 넣었을 때 0000으로 set이 되게 하였다. Mod-8회로는 8 (1000) 이되었을 때 0000으로 set이되게 하여 D의 값이 1이 되었을 때 CLR에 값을 넣게 하였다.
(9) CLEAR, PRESET은 CLK=0에서 동작시키는 것이 바람직한 이유는? 이들 두 입력간에는 synchronous 및 asynchronous 중 어떤 관계에 있는가?
⇒ 기본적인 CLEAR와 PRESET의 동작을 보게 되면 플립플롭을 0 또는 1로 초기화한다.
CLK는 1상태로 동작하게 되면, CLK가 0으로 바뀌게 되므로 초기화 작용이 무의미 하게 된다. 또한 계수기(카운터)는 0에서 1로 변하는 것을 카운터 함으로 CLK=1에서 카운터 하는 것은 반주기를 카운터 하게 되기 때문에 한 주기를 카운터 하는 것과 다른 값을 얻어낼 수 있기 때문에 CLK를 0에서 동작시키게 된다.
이들 두 입력간에는 CLK와는 무관하게 동작하기 때문에 비동기(asynchronous)로 동작함을 알 수 있다.
(11) 동기식과 비동기식 계수기의 차이점을 설명하라.
⇒ 동기식 카운터 회로는 사용된 모든 플립플롭들의 클럭단자가 하나의 CLK에 연결되어 있다. 따라서 동기식 회로에서는 모든 플립플롭들이 동일한 시간에 자신의 상태를 변화시킨다.
반면 비동기식 카운터 회로는 첫 번째 플립플롭의 클럭은 CLK 입력에 연결되어 있고, 두 번째 이후 플립플롭들의 클럭은 이전의 플립플롭의 출력단자에 연결되어 있어서 각 플립플롭들의 상태변화가 동시에 일어나지 않고 이전에 있는 플립플롭의 상태변화가 일어난 후, 상태변화가 일어난다.
(12) 증/감계수의 동작원리를 설명하라.
⇒ 증/감계수의 원리는 Q값과 값이 항상 반대되는 값을 갖는다는 것을 이용한다.
Q값을 다음단 clock에 연결하면 up counter가, 값을 다음단 clock에 연결하면 down counter가 된다. 그 이유는 7476이나 7474가 negative edge trigger 이기 때문이다. 그러므로 회로를 설계할때 up counter을 만들고 싶으면 앞단의 Q값을 다음단의 clock로 입력해주면 되고 down counter을 만들려면 값을 clock에 연결해주면 된다.

키워드

기초회로실험,   보고서,   예비,   결과