[한양대 에리카 A+]기초회로이론 RLC 회로의 과도 상태 특성

소개글

[한양대 에리카 A+]기초회로이론 RLC 회로의 과도 상태 특성에 대한 보고서 자료입니다.

목차

1. 관련이론
2. 실험결과
3. 결론 및 discussion
4. 참고문헌

본문내용

RLC회로는 저항과 유도기, 축전기가 직렬로 연결되어 있다. 따라서 저항과 유도기, 축전기에 흐르는 전류는 같다. 저항의 경우 전류와 퍼텐셜 위상이 같고 축전기는 전류가 퍼텐셜보다 90° 앞서간다.

(저항형 회로) (용량형 회로)
유도기의 경우 전류가 퍼텐셜보다 90° 뒤쳐진다.

위의 RLC회로에 KVL을 적용하면 수식 1을 얻을 수 있다.
Ri(t)+L (di(t))/dt+v(t)=e(t) (수식 1) 이때 축전기에 흐르는 전류는 수식 2와 같이 나타낼 수 있기 때문에 수식 2를 수식 2에 대입하면 수식 3과 같은 2차 미분 방정식을 구할 수 있다.
i(t)=C (dv(t))/dt (수식 2)
LC (d^2 v(t))/(dt^2 )+RC (dv(t))/dt+v(t)=e(t) (수식 3)
이때 상수 계수를 갖고 있는 선형 미분 방정식에서는 특성 방정식을 얻을 수 있는데 이러한 특성 방정식을 풀면 미분 방정식의 해를 얻을 수 있다.

키워드

기초회로이론,   한양대에리카,   RLC회로,   과도상태특성,   pspice,   수식,   방정식