기억소자(래치와 플립플롭) 회로

목차

1.제목

2.목적

3.이론및 실험원리

4.실험장치

5.실험방법

본문내용

ch with Enable Truth Table
Input
output
S = sw3 R = sw2 Enable = sw1
Q = L1
Q = L2
0
0
0
0
0
0
1
1
1
0
0
0
1
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1
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1
1
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0
1
1
0
0
0
0
1
1
1
0
0
c. Enable sw1의 역할을 실험 데이터를 통해 설명하라.
Edge Triggered D Filp-flop with Preset and Clear
디지털 회로에서 종종 데이터 입력을 어느 일정한 시간에서 sample(표본)을 취할 것을 요구한다. 이런 유형의 sample(표본화)기술은 “edge trigger" D FF이라고 한다. 이 방법은 입력 데이터가 출력단에 전달 되는 동안에 입력 데이터 변화의 가능성을 제거해 준다.
① 2개의 7410 3쌍 3-point NAND 게이트를 브레드 보드(IC 만능 기관)에 결선 한다.
② 아래 보인 바와 같이 회로를 구성하라.
④ Edge Triggered D Flip-flop 진리치표 출력 결과와 D Latch 진리치 표를 비교하고, 차이점을 설명하여라.
⑤ 데이터 스위치 sw2를 ‘HIGH'로 SET한다. 그리고 나서 sw2를 ’LOW'에서 ‘HIGH'로 변 화시켜가며 출력 L1를 관찰하라.
L1의 결과가 변하지 않음을 주목하라.
L1의 결과는 오직 Edge Triggered D Filp-Flop의 경우 clock의 천이시에만 변화됨을 관찰한다.
※ 주의 : 이 회로는 상향(positive) Edge Triggered 회로이다.(즉 clock이 low에서 high로 천이 할 때)
⑥ 데이터 sw1 = low 에다 놓고 위 실험순서 ⑤를 반복하라.
⑦ 데이터 sw4=low에 SET한다. Edge Triggered D Flip-Flop 진리치표에 보인 바와 같이 데이터 스위치 sw1 과 sw2를 SET 하라. 출력을 기록한다.
Basic JK Flip-Flop(정적 작동)
① 7476 master-slave Trggered 2쌍 JK Flip-Flop을 Logic 브래드보드에 연결한다.
② 아래에 보인 바와 같이 회로를 구성한다.
PR
To sw2 J Q To L1
To sw1 CLK
To sw3 K CLR Q
※ 주의 : CLK에서 작은 cirle은 Negative(하향) clock천이시에 입력단 데이터가 출력단에 전달됨을 나타낸다.
③ JK Flip-Flop 진리치표에 보인바와 같이 데이터 스위치를 SET한다. L1의 출력을 기록한다.
JK Flip - Flop 진리치 표
Input(입력)
output(출력)
Input(입력)
Output(출력)
K=sw3
I=sw2
CLK=sw1
Q=L1
CLK=sw1
Q=L1
0
0
0
0
1
0
0
1
0
1
1
0
1
0
0
1
1
0
1
1
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1
1
0
High-to-Low
master-slave trigering
※ 주의 : 1) 은 Master-slave triggering 조건을 나타낸다.
2) 데이터 스위치는 LOW, HIGH, LOW순으로 SET 되어야 한다.
④ 표준 JK Flip-Flop 진리치표 출력과 비교한다.
⑤ 데이터 스위치 sw2와 sw3을 ‘HIGH'로 SET 한다.
데이터 sw1을 Master-slave trggering clock 으로 여러번 LOW→HIGH 와 HIGH→LOW 로 SET한다. 출력과 상태가 sw1의 스위치 논리 상태가 HIGH에서 LOW로 갈 때 어떻게 변하는가 관찰하고 기록한다.
※ 주의 : 매번 출력이 반전(toggle)됨이 관찰 되는가?
⑥ 데이터 스위치 sw2와 sw3를 HIGH로 SET한다. Clock으로 TTL출력을 갖지 않는 함수 발생기를 사용하여 클록의 구형파를 만든 후 clock단자를 사용하여 L1(즉 Q)의 출력 파형을 그려라.
※ 주의 : (TTL 출력이 없는 함수발생기의 경우 : DC offset 조정하여 low level=0 V, high=5 V가 되도록 조정하거나 TTL 출력 단자를 사용해야 한다. TTL 출력이 있는 경우 : TTL 출력을 사용한다).
5. 결과 분석 및 토의
1) 그림에 주어진 negative edge triggering 클록 파형과 JK 입력 상태에 따른 Q 출력 파형을 그려라.
CLK
J
K
Q
2) 다음의 진리치표를 갖는 T-FF 회로는 JK-FF를 사용하여 구성하라.
T
0
1
[여기표]
T
J
K
0
0
0
0
×
0
1
1
×
0
1
0
1
1
×
1
1
0
×
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키워드

기억소자,   래치,   플립플롭