[DLD실험5]플립플롭 및 래치

목차

관련이론

○ 래치(Latch)

○ 플립플롭(Flip Flop) 래치와 플립플롭 차이

본문내용

보수가 반복되는 현상(Toggle)을 제거할 수 있지만, J와 K의 변화에 따라 출력이 변화하는 데에 지연 시간이 발생하여 고속 디지털 설계에는 부적합하다.
<그림8. Master/Slave 플립플롭 타임테이블>
실험계획
1. 다음 그림 5-3의 NAND게이트로 이루어진 level sensitive transparent RS 래치를 연결하여라.
: NAND로 만든 것과 NOR로 만든 래치의 차이점을 알아본다.
2. S와 R값에 적당한 입력을 주고 실험한 결과를 실험결과의 첫 번째 타이밍 선도에 나타내어라.
: 실험상으로는 클럭신호를 사람의 손으로 하므로 정확한 데이터를 얻기 어려울 수을 것이다.
3. 다음 앞에서 만든 RS래치에 추가하여 그림 5-4의 Edge-triggered RS 플립플롭을 구성하여라.
: 래치와 Edge-triggered 플립플롭의 가장 큰 차이점을 발견할 수 있다.
4. S와 R값에 적당한 입력을 주고 실험한 결과를 실험결과의 두 번째 타이밍 선도에 나타내어라.
: 실제로 클럭신호가 바뀌는 순간에 값이 변화하는지를 확인한다.
실험상으로는 클럭신호를 사람의 손으로 하므로 정확한 데이터를 얻기 어려울 수을 것이다.
Pspice 시뮬레이션 결과
level sensitive transparent RS
Edge-triggered RS 플립플롭
Reference
1. http://princess.kongju.ac.kr/DigitalMain/framekor.htm
2. 디지털공학, 신화전산기획, 장은영
3. Didital Logic Application And Design, Yarbrough

키워드

플립플롭,   래치,   디지털 회로