[디지털시스템(Verilog)] 32×32 Binary Multiplier 결과보고서

소개글

[디지털시스템(Verilog)] 32×32 Binary Multiplier 결과보고서에 대한 보고서 자료입니다.

목차

① 32×32 Unsigned Binary Multiplier의 시뮬레이션 결과
② 32×32 Signed Binary Multiplier의 시뮬레이션 결과

① 32×32 Unsigned Binary Multiplier의 설계
② 32×32 Signed Binary Multiplier의 설계

본문내용

(MSB=0,0 or 1,1) Sel은 0이 되고,
A와 B의 부호가 다르다면(MSB=0,1 or 1,0) Sel은 1이 된다.
위에서 얻어진 Sel을 select bit으로 하는 MUX를 이용하여, Multi(=|A×B|)와 Multicom(=-|A×B|)
값 중 알맞은 값을 최종 output인 Out으로 출력한다.
테스트벤치 파일의 구조는 unsigned multiplier와 동일하며, 역시 매우 간단하므로 생략하도록 한다.
시뮬레이션 결과는 앞 페이지에 나타내었다.
63×77 = 4851, 77×(-63) = -4851, (-63)×(-77) = 4851, 63×0 = 0 모두 정확한 연산이다.
설계된 signed multiplier가 부호가 있는 곱셈 연산을 정확히 수행하고 있음을 알 수 있다.

키워드

디지털시스템,   Verilog,   32×32 Binary Multiplier,   멀티플라이어,   Binary Multiplier,   Multiplier,   디지털시스템실험,   디씨실험