[디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서

소개글

[디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서에 대한 보고서 자료입니다.

목차

① Address Generator Decoder
② Branch Handler / PC Calculation Unit Decoder

본문내용

과 같다.
opcode[7]
opcode[6:5]
opcode[4]
opcode[3:0]
instruction
0
10
0
14
beq
15
bne
1
0
bge
1
bgt
2
ble
3
blt
10,11,12,13,14
jmp
15
nop
1
10
0
14
beq
15
bne
1
0
bge
1
bgt
2
ble
3
blt
10,11,14
jmp
다음은 PC calculation unit에 대한 연산이다.
opcode[7]
opcode[6:5]
opcode[4]
opcode[3:0]
instruction
0
10
0
14,15
pc_poff
1
0,1,2,3,10,14
pc_poff
11,12,13
pc_s
15
nop
1
0
14,15
pc_poff
1
0,1,2,3,10,14
pc_poff
11
pc_off
opcode를 4부분으로 나누어 정리하였고, 하위 4bit는 편의를 위해 decimal로 나타내었다.
이 decoder에서 고려되어야 할 opcode는 opcode[6:5]가 모두 10인 특징이 있음을 알 수 있다.
실험을 대비하여 모듈을 직접 코딩해보았다.
모듈 구현은 address generator decoder와 동일한 방식으로 이루어졌다.

키워드

디지털시스템,   Verilog,   Address Generator,   Branch Handler,   PC Calculation Unit,   Decoder,   디코더,   디씨실험