[디지털 회로설계] Moore , Mealy Type Finite State Machine

본문내용

y IS
PORT( Clock:INSTD_LOGIC;
w :INSTD_LOGIC;
Resetn:INSTD_LOGIC;
z : OUTSTD_LOGIC);
END mealy;
ARCHITECTURE Behavior OF mealy IS
TYPE State_type IS(A,B,C,D);
SIGNAL y: State_type;
BEGIN
PROCESS(Resetn, Clock)
BEGIN
IF Resetn = '0' THEN
y <= A;
ELSIF(Clock'EVENT AND Clock ='1') THEN
CASE y IS
WHEN A =>
IF w ='0' THEN
y <=B;
ELSE
y <= A;
END IF;
WHEN B =>
IF w ='0' THEN
y <=A;
ELSE
y <= C;
END IF;
WHEN C =>
IF w ='0' THEN
y <=D;
ELSE
y <= C;
END IF;
WHEN D =>
IF w ='0' THEN
y <=C;
ELSE
y <= A;
END IF;
END CASE;
END IF;
END PROCESS;
PROCESS(y,w)
BEGIN
CASE y IS
WHEN A=>
z<= NOT w;
WHEN B=>
z <= NOT w;
WHEN C =>
z <= NOT w;
WHEN D =>
z <= NOT w;
END CASE;
END PROCESS;
END Behavior;
6. 결과 및 분석
(1)　Moore type

Moore type으로 simulation을 하여 위와 같은 waveform이 출력되었다. state diagram과 state table의 결과와 비교해 보면 결과 값이 정확히 출력된 것을 확인할 수 있다. state diagram을 살펴보자 w값이 0이 지속되면 A와 B를 왕복하며 z값이 0과 1로 변한다. z값이 1인 상태에서 w값이 1로 바뀌면 C 상태로 넘어가 z는 0이 되고 w가 1이 지속되니 계속 C 상태에 머물게 된다. 그 후 w가 0이 되면 D state로 넘어가 z값이 1로 바뀌는 것이다. 이러한 state의 변화가 있었는데 resetn 값을 0을 입력하니 1이던 z값이 0으로 바뀌는 것을 확인하였다.
(2) Mealy type

위의 waveform도 state diagram과 비교해보면 결과가 정확히 나온 것을 확인할 수 있다. 0ps에서 30ns는 A와 B의 state를 왕복하는 상태이다. 30ns와 50ns는 w값이 1로 바뀌어 C state로 넘어가 C state에 지속되고, 그 후 70ns까지는 w값이 다시 0이 되어 C와 D의 state사이를 왕복한다. 70ns에서 90ns는 w값이 다시 1이 되어 D에서 A의 state로 가 A state에 머무는 상태가 된다.


위의 block diagram으로 simulation을 해도 위의 결과 및 분석에서와 같은 결과로 출력된다.
7. 토의사항
위의 diagram들은 minimize 할 수 있다.
Moore type은 z가 1과 0인 두 state로 나눠 이 사이를 왕복하는 단순한 state diagram으로 minmize가 가능하다. Minimize를 해 보면 다음과 같다.
P1=ABCD
P2=(AC)(BD)
그래서 대표 state로 A와 B를 골라 다시 diagram을 그려보았다.
Mealy type은 더욱 더 간단하게 minimize가 가능하다. 모든 state의 output값이 같으므로 하나의 state를 설정하여 diagram을 그릴 수 있다. Minimize 해 보면 다음과 같다.
P1=ABCD
위의 설계과정에서 minimize를 넣어 계산하였으면 state table과 state assigned table을 훨씬 더 간단하게 만들 수 있고 VHDL code 또한 더 간단하게 설계할 수 있었다. 하지만 복잡한 방법으로 설계하면 moore, mealy type의 이해도를 더 높이고 그 방법에 더 익숙해 도움이 될 것 같아 부득이 위의 방식으로 하였다.
State diagram과 table을 파악해 가며 그림을 그리는 것은 다른 단원보다 훨씬 흥미로워 더 재미있게 숙제를 할 수 있었던 것 같다.
8.참고문헌
(1) Fundamentals of Digital Logic with VHDL Design second edition, Stephen Brown, 2005

키워드

Moore type,   meanly type,   VHDL Code