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Carry 발생 없이(Carry=0) en 개의 숫자가 가산될 경우, 가산 시간은 하나의 전가산기에 Data bit가 입력되어 Sum출력이 생길 때까지 소요되는 전파 시간과 같게 된다.
[그림1] Worst Carry 전파 지연을 보여주는 4-bit 병렬 2진 Ripple-Carry Adder 1. 병렬 2진
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캐리 입력으로 연결된다. 캐리 1이 전덧셈기의 최하위 비트에 나타나고 많은 전덧셈기를 통해서 최상위 비트로 전파되는 것이 마치 연못에 떨어진 조약돌이 잔물결을 일으키는 것과 같아서 병렬 덧셈기를 리플캐리 덧셈기(ripple carry adder)라고
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리플 캐리 가산기(RCA : Ripple carry adder )의 수행시간은 O( n)이고, 캐리 예측가산기 (CLA : Carry look ahead adder )는 O( log n)이 된다. CLA는 carry 연산을 개선함으로써, 덧셈 회로의 속도를 향상시킨 것이다. 따라서 carry의 계산 속도 개선이 전체 덧셈회로
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Carry를 통해서 여러비트에서도 가산을 할 수 있다는 것을 볼 수 있었습니다.
2비트의 전가산기는 리플캐리 가산기라고도 부르며, 가산기의 실험에서의 Carry가 어떻게 작용하는지 명확하게 확인 할 수 있었습니다. 하위비트에서 올라오는 Carry
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Carry Select Adder) 는 Full Adder, RCA (Ripple Carry Adder), MUX (multiplexer) 로 구성되어 있으므로 bottom-up 방식으로 코딩이 가능합니다. 구조적 표현 (structural description) 은 components 간에 연결관계를 나타내며, component instantioation 문을 사용합니다. 구조적 표현
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