논리회로 CSA (Carry Select Adder) Design and Simulation

목차

1. Carry-Save Number Representation 3
2. An Outline of Adder 3
2.1 Ripple Carry Adder 3
2.2 CLA (Carry Look Ahead Adder) 4
2.3 CSA (Carry Select Adder) 5

3. An Outline of CSA 6
4. A Specific Logic Design 7
4.1 Full Adder of 1 bit 7
4.2 Ripple Carry Adder of 4-bits 7
4.3 Multiplexer 8
4.4 Put Together and Merge 8

5. A Design and Simulation of CSA with MAX+plus II 8
5.1 Full Adder of 1 bit 8
5.2 Ripple Carry Adder of 4-bits 9
5.3 Multiplexer 9
5.4 Simulation of CSA (Carry Select Adder) 10
6. An Analysis of CSA using MAX+plus II 11
6.1 Simulation with Wavefirn Editor 11
6.2 Timing Analyzer, Delay Matrix 13
7. VHDL with Xilinx ISE 6 Project Navigator 14

Appendix 16
1. A Figure of *.Gdf file with MAX+plus II 16
2. Rough Code with VHDL 20
3. C coding using Micro Visual C++ 21

본문내용

되었습니다.
① 임의의, 문제없는 input 이 발생할 경우의 Adder
임의로 Binary Number를 결정합니다. x[7:0]에 10010101, y[7:0]에 01010101을 넣어준뒤, Simulation 하면 Carry Out이 0이고, Sum은 11101010 계산결과가 정확합니다.
② Carry-in 이 발생할 경우의 Adder
Carry-in 이 발생할 경우, 앞전과 같은 경우임에도 불구하고 Input과 Output 사이의 interval이 조금 더 길어질 수 있음을 보여주고 있습니다.
③ Buffer Overflow가 발생할 경우의 Adder
Sum에서 Overflow, 즉 Carry out이 발생하므로 cout 의 값은 1이고, input-output간 interval은 마찬가지로 길고, noise의 발생도 심하다는 것을 알 수 있습니다.
④ Ripple Carry Adder 와의 비교
Ripple Carry Adder의 장점, 게이트 증축이 쉽다는 점을 이용해 CSA를 만들 때 이용했던 4bits RCA를 8bits Adder로 개조하여 Simulation에 이용했습니다.
Ripple Carry Adder, RCA의 단점은 Carry를 모두 넘겨받아서 처리하기 때문에 초기 interval이 길다는 것입니다. Simulation 에서도 나타나듯이, 초기 interval이 길고 전체적으로 수행시간도 CSA와 비교해서 나은 점은 없습니다. RCA의 강점은 Space 절약입니다.
RCA (Ripple Carry Adder), CLA (Carry Lookahead Adder), CSA (Carry Select Adder) 를 살펴본 결과, RCA는 회로설계가 간단하고 늘려나가기 쉽지만 초기 interval이 긴 것, 각 단계로 넘어갈 때 지연시간이 긴 것이 단점입니다. CLA는 RCA의 단점을 보완하기 위해 만들어졌지만, 4bits이상이 요구되는 복잡한 회로에 대해 캐리예측에 오히려 더 많은 시간이 소요되는 단점이 있습니다. CSA는 연산속도가 빠르고, 캐리예측에 전파시간을 낭비하지도 않지만 면적을 많이 차지한다는 단점이 있습니다.
6.2 Timing Analyzer, Delay Matrix
The Delay Matrix shows the shortest and longest propagation delay paths between multiple source and destination nodes in a project.
7. VHDL with Xilinx ISE 6 Project Navigator +View List
VHDL 에서는 C code 에서와 같이 function of function call 기능을 제공합니다. 즉, architecture 안에 component architecture를 두는 방식을 제공합니다. 위에서 구현한 CSA (Carry Select Adder) 는 Full Adder, RCA (Ripple Carry Adder), MUX (multiplexer) 로 구성되어 있으므로 bottom-up 방식으로 코딩이 가능합니다. 구조적 표현 (structural description) 은 components 간에 연결관계를 나타내며, component instantioation 문을 사용합니다. 구조적 표현은 component declaration, component instantiation, configuration specification 등을 사용하였습니다.
1) Component Declaration
이미 VHDL 로 모델링된 Component 들을 상호 연결하고, 여러 곳에 반복적으로 사용할 수 있습니다. Component instantiation 문에서 Component 들이 원활한 상호연결이 되도록 Component 들을 선언하여 상호간의 원활한 전송을 위한 인터페이스를 제공합니다.
2) Component Instantiation
Component instantiation 문은 이미 선언된 component를 사용하여 설계시 필요로 하는 예, instance를 지정해 줍니다. 즉, componetnt 선언에서 정의된 요소를 사용하여 port 와 signal을 연결하여 표현합니다.
3) Configuration Specification
Component declaration에서 가상적으로 선언한 component를 component instantiation 문에서 사용할 경우, component가 실제로 어느 library 내에 존재하며, 어떠한 entity를 사용할 것인지 정해주기 위해 configuration specification 과 configuration declaration을 사용합니다. 이는 architecture body에서 직접 사용할 수도 있습니다.
VHDL code 는 Appendix 에 첨부하였습니다. 다음은 자일링스 (Xilinx) 의 ISE6과 ModelSim, 그리고 Project Navigator를 사용하여 프로그래밍 하는 모습입니다.
MAX+plus 의 Text Editor를 사용하여 프로그래밍 하는 모습입니다. 실제 compile
은 MAX+plus에서 진행 하였습니다.
Appendix
1. A Figure of *.Gdf file with MAX+plus II +View List
Appendix
2. Rough Code with VHDL +View List
다음장은 사용한 VHDL 전체 코드입니다. Model Sim 의 Simulation 은 MAX+plus 의 그것과 동일한 결과로, 웹페이지에 보여지게 됩니다. 따라서 Simulation 결과는 생략하고, compile 과정만 진행하였습니다.
Appendix
3. C coding using Micro Visual C++ +View List
Microsoft Visual Studio 6.0 의 Micro Visual C++을 사용하여 C로 Carry Select Adder를 구현해내는 모습입니다. main 문은 생락하였으며, 나머지 전체코드는 문제없이 Compile 이 완료되었습니다. 전체 코드는 다음장에 첨부하였습니다.

키워드

CSA ,   논리,   회로