[A+ 결과] 논리회로 실험 가산기 , 반가산기, 감산기, 디코더 , 카운터[사진 및 파형 모두첨부]

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목차

가산기 , 반가산기, 감산기, 디코더 , 카운터
가산기
반가산기를 이용하여 전가산기를 구성
parallel 2bit binary adder
감산기
7486, 7400 을 이용하여 반감산기를 구성
전감산기를 구성
디코더
2단 2진 카운터
3진 카운터
10진 디코더를 갖춘 BCD 카운터 (단일펄스)

본문내용

하면 아래와 같다. 입력 4개와 출력 3개로 회로가 매우 복잡하다.
- 인수들은 왼쪽 식과 같은 위치를 가진다. 따라서 이를 참고하여 실험 결과를
추측해 볼 수도 있다.
- 위의 실험에 대한 각각의 출력치를 측정하여 Truth table을 만들면 다음과 같다.
X1
X0
Y1
Y2
C
S1
S0
0
0
0
0
0
0
0
0
0
0
1
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1
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◇ parallel 2-bit binary adder를 워크벤치로 확인하면 다음과 같은 결과를 얻는다.
- Carry에 대한 결과
- Sum1에 대한 결과
- Sum0에 대한 결과
※ 워크벤치의 결과와 실험에 대한 결과가 일치하는 것을 확인할 수 있다.
ⅱ. 감산기
(1) 7486, 7400 을 이용하여 반감산기를 구성하라.
- XOR gate(7486), NAND gate(7400), NOT gate(7404)로 반감산기를 구성할 수 있다.
회로는 다음과 같이 구성하였다.
- OR gate는 NAND gate와 NOT gate의 조합을 표현할 수 있다.
드 모르간의 법칙에 의하여 가 되므로, Not A와 Not B를 And 연산한 후
결과값을 다시 Not 시켜서 측정하면 된다. 아래의 회로는 이 식을 적용한 회로이다.
- 실험에서 구성한 회로를 토대로 모든 입력에 대한 결과를 측정해서
Input
Output
X
Y
B (Borrow)
D (Difference Bit)
0
0
0
0
0
1
1
1
1
0
0
1
1
1
0
0
Truth Table을 만들면 아래와 같다.
- 반감산기는 기본적으로 2진 뺄셈 연산을 하는 조합회로이다. 즉, 두 입력 X, Y 에 대해서
뺄셈을 수행한 후 자리빌림B 와 차D를 출력으로 내보낸다. 반감산기는 뺄셈을 수행할 때,
제일 마지막자리에서 사용될 수 있다. (뒷자리에서 자리빌림이 없을 때)
◇ 위의 반감산기 회로를 워크벤치로 돌려서 얻은 결과값은 다음과 같다.
- 입력 X, Y에 대한 B(Borrow)의 결과값
- 입력 X, Y에 대한 D(Difference)의 결과값
※ 워크벤치의 결과와 실험에 대한 결과가 일치하는 것을 확인할 수 있다.
(2) 예비 보고서 문제 3에서 구성한 전감산기를 구성하여 그 결과를 비교 검토하라.
- 예비 보고서 문제 3에서 구성한 전감산기의 조합회로는 아래와 같다.
- 빵판에 다음과 같은 회로를 구성한다.
(NOT gate와 AND gate로 OR gate의 기능을 하는 조합회로를 만드는 방법은 위에서
설명했듯이, 드 모르간 법칙에 의해서 알 수 있다. )
Input
Output
X
Y
Z
B
D
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
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1
0
1
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0
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1
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0
1
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0
0
0
1
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1
- 각각의 모든 입력에 대해서 출력을 측정한 후 Truth Table을 작성하면 아래와 같다.
- 전감산기는 반감산기와는 달리 2개의 현재 자리 입력과, 1개의 자리빌림수에 대하여 뺄셈
연산을 수행한다. 그렇게 해서 발생하는 자리빌림수(B)와 차(D)를 출력한다. 이것으로 전감산
기는 여러 나열된 수가 있는 뺄셈연산을 수행할 때, 마지막 자리를 제외하고 연산을 할 수
있을 것이라 말할 수 있다. 반면 반감산기는 제일 마지막자리의 뺄셈연산만을 할 수 있다.
◇ 전감산기를 워크벤치로 돌려서 실험결과를 확인해보면 다음과 같다.
- 입력 X, Y, Z에 대한 출력 B(Borrow)의 값
- 입력 X, Y, Z에 대한 출력 D(Difference)의 값
※ 워크벤치의 결과와 실험에 대한 결과가 일치하는 것을 확인할 수 있다.
ⅲ. 디코더
1. 2단 2진 카운터
◆ A`B`, AB`, A`B, AB의 출력을 구하기 위한 회로는 다음과 같다.
NAND gate를 사용해서 출력을 측정한다.
◇ 위의 출력을 워크벤치로 측정한 결과는 다음과 같다.
Clock
A
A`
B
B`
A`B`
AB`
A`B
AB
※ 2단 2진 카운터에서는 클락 2번이 전이될 때마다 A가 전이되고,
A가 2번 전이될 때 B가 한번 전이되게 된다. 즉, A는 B의 2배의 Baud rate를 가진다.
2. 3진 카운터
- 카운터 각각의 카운트 상태를 디코딩한다.
◇ 위의 회로를 구성하고 A, A`, B, B` 의 출력을 관찰하여 파형을 그린다.
◆ A`B`, AB`, A`B, AB의 출력을 구하기 위한 회로는 다음과 같다.
NAND gate를 사용해서 출력을 측정한다.
◇ 위의 출력을 워크벤치로 측정한 결과는 다음과 같다.
Clock
A
A`
B
B`
A`B`
AB`
A`B
※ 3단 카운터에서는 클락이 3번 전이될 때마다 A가 한번 전이되며,
A가 전이되고 난 후에 B가 전이된다.
※ 디코딩 게이트의 입력을 하나씩 제거하면서 출력을 관찰하여 변화가 있으면 그 입력은
필요한 것이고, 다시 입력하여야만 한다. 이를 표에 기록한다.
<표.1> Mod-3 카운터 디코딩
Count
Count state
Basic NAND Input
Necessary Input
0
1
2
- 실험결과, 인풋 중 하나라도 값이 들어가지 않으면, 출력이 나오지
않았기 때문에 카운터가 디코딩되려면 인풋이 모두 있어야 함을 알 수 있었다.
3. 10진 디코더를 갖춘 BCD 카운터 (단일펄스)
◇ 위의 회로를 워크벤치로 측정한 결과는 아래와 같다.
◇ 참고로 0부터 9까지의 출력을 워크벤치로 측정하면 다음과 같은 결과를 얻을 수 있다.
(High 값을 가지다가, 각각에 해당되는 Clock수가 되면 Low값을 출력하게 된다.)
※ 이 회로를 실험하고 나서 알게 된 점
- BCD decade 카운터와 10진 디코더를 이용해서 십진수를 표현하는 회로를 만들 수
있다는 생각이 들었다. 십진수는 우리에게 익숙하기 때문에, 출력이 10진수로 되면
정말 편할 것이다.

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