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JK 플리플롭, T 플리플롭
2. S-R 래치
(A) NAND래치-기본적인플립플롭: 2개의NAND 또는2개의NOR로구성
1)NAND래치 회로도
2)NAND래치 등가 부호
3)진리표
4)동작파형
(B)NOR 게이트래치-2개의NAND 또는2개의NOR로구성
1)NOR 래치 회로도
2)진리표
4)동작파형
3. S-
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서 1로 가
는 순간 (Rising Edge) 에만 신호 D를 인정하고 출력이 바뀐다. 그 외의 입력신호 D
자체의 변화는 무시한다. 반면 래치는 클럭신호가 1 (Active High) 혹은 0 (Active Low)
상태의 모든 신호를 데이터 D로 인정한다. 즉, Active High의 래치라면 클럭
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1
0
0
1
1
0
1
0
1
1
0
1
1
1
1
0
진리표
특성 방정식
JK 플립플롭
2. JK 래치
-그림 8-5(a) SR 래치에서 금지상태를 먼저 상태와 반대로(toggle)되게 S, R 을 J, K로 명칭을 바꾸고, Q 출력을 K로, 을 J로 피드백 시켜 준 것이 JK 래치이다.
3. T 래치
논리도
기 호
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JK = 11일 때 상승에지에서 gate들의 천이상태를 timing diagram으로 그려서 동작을 설명하라(현재상태는 Q=1로 가정한다.)
B. IC 7476 master-slave JK 플립플롭의 내부 회로도를 그리고 클럭 펄스에 따른 동작을 timing diagram으로 그려라 래치와 플립플롭
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않는다. 따라서 f/f의 상태를 변하게 하고 싶을 때는 T에 1을 입력시키면 된다.
여기표는 순차논리회로를 설계하는데 중요한 자료들 이다. ▷플립플럽(Flip-Flops)
1)비동기식 RS 래치
D f/f
4)JK f/f
5)T f/f
6)Master-Slave형 f/f
7)플립플롭의 여기표
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