순서 논리 회로 구성 요소와 VHDL

소개글

순서 논리 회로 구성 요소와 VHDL에 대한 보고서 자료입니다.

목차

1.순서(순차) 논리 회로의 개념

2.여러 순서 논리 회로의 VHDL 표현

3.Homwork

본문내용

Register 회로에 대한 표현
8-Bit Register의 Function Table
Architecture Unit에 대한 표현 (1)
- Conditional Signal Assignment를 이용한 표현으로 출력이 하나인 경우는 Process 구문보다 간결하다.
architecture RTL1 of REGISTER1 is
begin
REG <= (others=>’0’) when (RESET=’0’) else
LDDATA when (LD=’1’) else
REGIN when (ENABLE=’1’ and
(CLK=’0’ and CLK’event)) else
null;
end RTL1;
Architecture Unit에 대한 표현(2)
architecture RTL2 of REGISTER1 is
begin
process (RESET, LD, ENABLE, CLK)
begin
if RESET=’0’ then
REG <= (others =>’0’);
elsif LD=’1’ then
REG <= LDDATA;
elsif ENABLE=’1’ then
if (CLK=’0’ and CLK’event) then
REG <= REGIN;
end if;
end if;
end process;
end RTL2;

키워드

Homwork,   순서(순차) 논리,   VHDL 표현