[전자공학실험] Latch회로의 동작과 여러종류의 Flip-Flop 이해 실험

소개글

[전자공학실험] Latch회로의 동작과 여러종류의 Flip-Flop 이해 실험에 대한 보고서 자료입니다.

목차

1. Title

2. Name

3. Abstract

4. Background
(1). 순차논리회로 (Sequential Logical Circuit)
(2). SR Latch 회로
(3). D Flip-Flop
(4). JK Flip-Flop
(5). T Flip-Flop

5. Simulation
(1). SR Latch 회로
(2). D Flip-Flop
(3). JK Flip-Flop
(4). T Flip-Flop

6. Experimental Results
(1). SR Latch 회로
(2). D Flip-Flop
(3). JK Flip-Flop
(4). T Flip-Flop

7. Analysis

8. Conclusion

본문내용

값을 보이는 것을 확인할 수 있다. 원래 RS Flip_Flop의 제약조건인 11 입력의 결과 그 이전의 출력 값을 invert 시켜서 1의 출력 값을 보인다. 이를 정리하면 다음과 같은 진리표를 얻을 수 있다.
CLK
J
K
Q
비고
0
-
-
Q
불변
1
0
0
Q
불변
1
0
1
0
reset
1
1
0
1
set
1
1
1
Q'
반전
(5). T Flip-Flop
T Flip_Flop 은 JK에서 J,K 입력을 일정하게 넣는 것이다. 이렇게 만드는 이유는 이 플립플롭의 목적에 있다. 이 플립플롭은 출력 값을 반전시키기 위함에 있다. 만약 T에 0의 입력을 넣는다면 J,K 모두 00이 되므로 변함이 없을 것이다. 만약 1의 입력을 넣는다면 J,K모두 11이 되므로 출력이 반전이 되는 것이다.예상처럼 T가 1이 들어오자 Q 값이 들어왔으며, ~Q를 보면 rising edge 이후로 출력 값이 반전되어 0으로 떨어졌다. 10ns 이후로 T가 0인 동안은 상태유지, 또한 그 이후에 20ns에서 다시 T값을 1로 주자, 다시 30ns 이후에 출력 값이 반전되는 것을 확인할 수 있다. 이를 정리하면 다음과 같은 진리표를 얻을 수 있다.
CLK
T
Q
비고
0
-
Q
불변
1
0
Q
불변
1
1
Q'
반전
5.Simulation
1. SR Latch 회로
2. D Flip-Flop
3. JK Flip-Flop
4. T Flip-Flop
6.Experimental Results
1.SR Latch
A.Data
Truth Table (순서대로)
C
S
R
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
X
1
1
0
5.01
0.22
1
0
1
0
1
0
0
5.02
0.21
1
0
1
0
1
0
1
0.04
4.96
0
1
0
1
1
0
0
0.04
4.97
0
1
0
1
QuartusⅡ시뮬레이션
Altera De2 board 동작사진
B.Discussion
첫 번째 실험은 NAND게이트를 이용하여 클럭이 들어가는 SR 래치 회로를 설계하고 동작해보는 것이었다. 설계한 회로에서는 클럭을 주기가 힘들었기에 그냥 진리표대로 단순한 값들을 넣어서 확인하였다. 쿼터스 시뮬레이션에서는 정상적으로 나왔으나 물결치는 이상한 표시가 나왔다. 원인은 알 수가 없었다. 보드에 동작을 시킬 때는 푸쉬버튼을 클럭으로 핀설정하여 손가락으로 눌러가면서 클럭을 주고 토글 스위치로 입력을 주었다.
2.D Flip-Flop
A.Data
Truth Table (순서대로)
C
D
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
1
0
0.24
4.89
0
1
0
1
1
1
5.01
0.01
1
0
1
0
QuartusⅡ시뮬레이션
Altera De2 board 동작사진
B.Discussion
두 번째 실험은 7474 하나만을 이용하여 꾸미는 회로였기에 아주 간단하였다. 하지만 역시 설계한 회로에 클럭을 주는 일은 조건상 어려웠기에 단순한 값을 대입하여 부분적으로만 확인하였다. 그리고 쿼터스 시뮬레이션은 약간의 딜레이로 인하여 밀리는 현상과 함께 올바로 작동함을 확인하였다. CLR와 PRE이 우선적으로 받아들여짐을 확인한 후에 뒤에 D값의 메모리 저장 여부를 확인하였다. 보드 동작 사진에서는 D가 1일때 0일때, CLR, PRE 이렇게 4가지 경우를 보였다. 첫번째 실험과 마찬가지로 클럭은 푸쉬버튼으로 수동 입력하였다.
3.JK Flip-Flop
A.Data
Truth Table (순서대로)
C
S
R
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
X
1
1
0
5.03
0.11
1
0
1
0
1
0
0
5.02
0.13
1
0
1
0
1
0
1
0.12
4.93
0
1
0
1
1
0
0
0.11
4.96
0
1
0
1
1
1
1
5.12
0.01
1
0
1
0
QuartusⅡ시뮬레이션
Altera De2 board 동작사진
B.Discussion
오늘 실험들은 모두 순차회로이기 때문에 대부분 진리표가 순서에 영향을 받는다. 즉, 바로 앞의 입력 값이 어떤지에 따라 달라질 수 있는 것이다. 세 번째 실험에서는 그 경우가 두드러졌다. JK플립플롭은 SR래치회로와 비슷한 동작을 보이나 SR래치의 경우 11을 정의 할 수 없는 반면에 JK플립플롭은 그 것을 보완하여 11입력의 경우 현재 출력의 반대를 출력하게 만드는 것이다. 그러므로 11입력을 줄때 전의 입력한 값이 어떤 출력값을 내는지에 따라 달라지는 것이다. 설계한 회로에서는 11에서 바로 전의 값의 반대값을 내게 하는 것을 볼 수 있다. 쿼터스 시뮬레이션에서도 11입력을 두 번 주었는데 각각 값을 반전 시켰다.
4.T Flip-Flop
A.Data
Truth Table (순서대로)
C
D
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
1
0
0.24
4.89
0
1
0
1
1
1
5.01
0.01
1
0
1
0
QuartusⅡ시뮬레이션
Altera De2 board 동작사진
B.Discussion
JK플립플롭에 똑같은 신호 T를 넣어주는 것이기에 결과는 JK플립플롭에서 같은 입력이 들어가는 경우와 같았다. 먼저 PRE와 CLR 신호 작동을 확인하고 T신호에 따른 작동을 확인한 결과 JK로 11신호가 들어가는 경우, 즉 T가 1인 경우 값이 반전되는 것을 확인할 수 있었다.
7.Analysis
이번 실험은 기본적인 순차회로들에 대한 실험이었다. 순차회로였기 때문에 지리표도 경우의 수 대로 항상 같은 값이 나오는 것이 아니라 순서에 따라 다른 값이 나왔다. 또한 정의할 수 없는 출력도 발생하였다. 이것은 과거의 입력에 의존하는 출력 값이 과거의 값이 들어오지 않았을 경우나 애초에 회로 자체가 받아들이지 않는 입력이 있기 때문에 생기는 것이었다.
8.Conclusion
순차회로는 조합회로보다 더 복잡하고 어려운 개념을 가지고 있지만 메모리를 저장할 수 있다는 점에서 훨씬 고차원적인 회로이다. 기억소자라는 것을 활용해서 더 복잡한 회로를 꾸밀 수 있도록 연습과 노력이 필요해 보인다.

키워드

Latch,   Flip-Flop,   SR Latch,   순차논리회로,   D FlipFlop,   JK FlipFlop,   T FlipFlop,   플립플랍