CMOS Inverter, Tri-state

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CMOS Inverter, Tri-state에 대한 보고서 자료입니다.

본문내용

실험을 통해 회로의 입력값이나 출력값으로 알 수 있다. 실험을 통해 얻은 IDN, Vo, Vi의 값을 위 식에 대입하여 nCox(Wn/Ln)를 구할 수 있다.
보통 CMOS Inverter 가 symmetric 하므로 Vtn=|Vtp|, nCox(Wn/Ln), pCox(Wp/Lp) 하게 설계된다. p는 n의 0.3~0.5배 정도 이므로, Ln=Lp 하게 된다면 Wp는 Wn보다 2~3배 크게 나타나있다. 입력전압과 출력전압이 일치하는 전압이Vth(switching threshold voltge)이다. 이 영역은 PMOS, NMOS 둘 다 saturation 영역에 있게 된다. 식② 와 식④를 같게놓고 vi=Vth 라고 하면 다음과 같은 식이 구해진다.
Vth=r(VDD+Vtp)+Vtn/1+r
r=[p(Wp/Lp)/n(Wn/Ln)]^1/2
여기에서 PMOS, NMOS가 symmetric 하다면 Vth=Vdd/2가 된다.
이 식을 이용하여 Vtn, Vtp를 구할수 있고, upCox Wp/Lp는 비록 PMOS이지만 위의 식을 이용하면 구할 수 있다.
▣ 3,3 Vth, NMH, NML, τPHL, τPLH 를 구하는 식을 증명하여라.
① 구하기
= ,
=
, 이면
이 된다..
∴
② 구하기
= (Noise Margin High)이고,
= (Noise Margin Low)로 나타낸다.
=0V , = 이다.
먼저 을 구하기 위해 PMOS가 Saturation 영역에 있다고 가정하고 NMOS는 Triode 영역에 있다고 가정한다.
이때 의 식은 다음과 같다.
=,,,
=
= 로 미분하면
위 식에 대입하면
∴
CMOS Inverter는 symmetry 하므로
,
로 쓸 수 있다.
③ 구하기
은 출력 파형의 rising time을
은 출력 파형의 falling time을 말한다.
ideal pulse가 들어가고, symmetric하다면 rising time = falling time이 될 것이고,
▣ 3.4 CMOS Inverter의 Spice simulation을 하여라.
<회로도>

▣ 3.5 그림 11.6(b)의 Improved Tristate Inverter에서 e, e_ 입력부분에 Inverter의 회로를 한 개 추가하여 하나의 신호로, e, e_를 동시에 제어하기 위한 회로를 설계하여 schematic으로 나타내어라. (NMOS 3개 PMOS 3개 사용)
<회로도>

키워드

중앙대,   3학년,   실험