|
결과 <사진 8>과 같이 나타났다. 이때의, 전압이득 를 구한 결과 약 0.9라는 결과를 얻었다.
<사진 8> 공통 드레인 증폭기에서의 입출력
위(출력):100mV/div
아래(입력):100mV/div
- 전압이득이 0.9인 상태에서 부하저항을 100Ω 가변저항으로 대
|
|
|
실험에서는 먼저 바이어스 점 해석을 시작하라. 이 결과로부터 다음 질문에 답하라.
1. 전압원 VCC가 공급한 DC 입력전력은 얼마인가?
372.1㎽이다.
2. 어느 회로소자가 DC 전력을 가장 많이 소비하는가?
즉 Q2N3904 트랜지스터가 186.1㎽로 가장 많이
|
|
|
회로보다 더 많은 주파수 선택도를 가진 것으로 공진회로를 이용하여 필터를 나타낸다. 3차 이상의 고차 응답을 얻기 위해 2개 이상의 1차/2차 회로를 직렬로 연결하여 사용한다.
- 저역통과 필터 ※ 실험 목적
※ 실험 내용
※ 실험 이론
|
|
|
실험 결과
증폭도(계산식 포함)
표기값
측정값
표기값
측정값
표기값
측정값
1kΩ
0.96kΩ
1kΩ
0.96kΩ
==1
1
1kΩ
0.96kΩ
2kΩ
2.13kΩ
==2.22
2
1kΩ
0.96kΩ
3kΩ
3.16kΩ
==3.29
3
1kΩ
0.96kΩ
4kΩ
4.23kΩ
==4.40
4
<표. 연산증폭기의 반전 증폭 실험>
입력파
|
|
|
비저항 측정
4. R-L-C회로측정
5. 반도체다이오드의 특성
6. 트랜지스터의 특성
7. 빛의 반사와 굴절법칙
8. 이중슬릿의 간섭과 회절
9. 광전효과에 의한 Planck상수 측정
10. 2008년 2학기 한양대학교 일반물리실험 기말고사 시험지
|
|
|
P-spice 시뮬레이션 수행 결과
회로도 )
시뮬레이션 결과 )
C=100pF 병렬 연결 )
시뮬레이션 결과 )
C= 47pF 병렬 연결 )
시뮬레이션 결과 ) 1. 목적
2. 관련 이론
3. 시뮬레이션 . LC 발진기 회로 P-spice 시뮬레이션 수행 결과
4. 시뮬레이션 결과
|
|
|
영향
3. 용도
Ⅶ. 산화와 금속산화막반도체전계효과트랜지스터
1. 구조적 특징
2. 동작 특성
1) Depletion MOS FET
2) Enhancement type
3. Depletion type의 장점
4. Enhancement type의 장점
Ⅷ. 산화와 산화전분
1. 파열강도
2. 수직압축강도
참고문헌
|
|
|
버리게 됩니다. 따라서 래치 회로는 입력 SR=11을 인가하지 않는다는 조건하에 사용하여야 합니다. 만약 래치가 nand 로 구성된 래치라면 00 을 인가하면 안됩니다.
Pspice의 예시 실험 목표
사용 부품
관련 이론
실험 순서
용어 정리
|
|
|
배에서 수백 배의 전류가 이미터로 흐르게 한다. 따라서 포토인터럽트의 장점은 LM324와 같은 별도의 신호 처리 회로가 필요 없이 게이트나 프로세서에 직접 연결해도 된다는 것이다. 1. 실험목적
2. 관련이론
3. 설계내용
4. 연구과제
|
|
|
4) 2차 저역 통과 필터의 설계
5) 2차 고역 통과 필터의 특성
3. 실험에 필요한 장비
4. 실험 절차 및 PSPICE 시뮬레이션 결과
1) 1차 저역 통과 필터 회로
2) 2차 저역 통과 필터 회로
3) 2차 고역 통과 필터 회로
5. 사용된 소자 정보
|
|
메뉴펼치기
