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3비트와 2비트의 곱을 NAND GATE와 NOT GATE만을 이용해 7-SEGMENT에 표현 1. 설계 목적
2. 회로도
3 . 제작사진
4. 문제점 및 해결방법
5. 비용,역할 분담 및 제작 일정
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논리식과 여기표에 의한 논리 식이 다르게 나왔으나, 토의 결과 진리표에서 오류를 발견하고 수정 후 논리식이 동일하게 나오는 것을 알았다. 토의 시간과 설계를 같이 하며 조원간의 단합심을 기를 수 있었다.
이 번 설계를 통해서 JK flip flop
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설계 목적
count 및 shift register 및 게이트를 이용한 제작
푸시 스위치를 이용하여 1회 누름 시 10초간 동작
동작중에도 버튼 누르면 시간 누적 1. 설계 목적
2. 관련 이론
3. 회로도
4. 소요 부품
5. 역할 분담 및 제작 일정
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3장 연습문제풀이 3장 연습문제 풀이
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정값에 대한 설명이 필요.
2 설계 회로도
3 설계 결과 그래프
주파수 20Hz
주파수 2000Hz
주파수 20000Hz
4 설계 사양과 비교
항목
설계 결과(시뮬레이션)
비교
주파수
f = 20 Hz
전압 이득
Av 최대값
Vin(pp) = 0.007V
Vout(pp)=0.985V
Av = 140
전력이득 =43dB
출력
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설계문제
3 Post-Lab(실험 후 과정):
1. Pre-Lab(4절)에서 MultiSim으로 시뮬레이션한 데이터와 In-Lab(5절)에서 NI ELVIS II
로 측정한 데이터를 비교하시오.
- 저역통과와 고역통과필터의 경우엔 캐패시터의 값을 다르게 했기 때문이 비교할 수가 없었다.
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설계를 위한 VHDL 기초와 응용, 홍릉과학, 초판, 1995, pp.36-48, 64-66, 100
- 박세현 저, 디지털 시스템 설계를 위한 VHDL 기본과 활용, 그린, 초판, 1998 pp.31-39 1. 설계목표
2. 설계내용
3. 코드
4. 코드설명
5. 시뮬레이션 결과
6. 결과 토의
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와이어 속이 미세하게 끊어져 있을 수도 있고, 또는 납땜하는 과정에서 미세하게 전류가 통하지 않게 납땜을 했을 가능성 또한 배제할 수 없다고 생각한다. 1. 실험목표
2. 관련이론
3. 데이터시트
4. 실험
5. 실험결과
6. 오차 및 분석
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실험
6. 실험 결과
※ 실험1-1 ※
※ 실험1-2 ※
※ 실험1-3-1 ※
※ 실험1-3-2 ※
※ 실험2 회로 ※
※ 실험2 결과 ※
※ 실험3 회로 ※
※ 실험3 R1 1k R3 1k ※
※ 실험3 500, 2k 일때 2k랑 Vout 측정 (Vout이 파랑색) ※
※ 실험3 500, 2k 일때, 500이랑 Vout 측
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실험
6. 실험 결과
1) 단위 이득 팔로워 입출력 관계 유도식
- 위의 식은 앞서 유도했던 비반전 증폭기의 식이다.
- 전압 팔로워 회로는 Rf가 단락(0옴)되고, Rs가 개방(무한대)되는 비반전 증폭기 회로이다.
- 위의 식을 인용하면,
- 이렇게 되므로
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