|
r gate는 pull-up 회로가 필요하다.
.low state에서 gate의 output은 약해진 전류이다.
.둘 또는 그 이상의 서로 연결된 output이 있는 open collector gate는 OR-TIE operation을 수행한다.
.OR-TIE 연결은 open collector gate의 사용이 요구된다.
Exercise 4-2 Transfer Characteristic
|
|
|
에 놓이면 Q와 Q-not은 high이다.
.SET와 RESET 입력에 low가 걸리면 RS flip-flop회로에서는 보수의 출력을 유발 하는 것을 금지한다.
EXERCISE 5-2 D-Type Flip-Flop
EXERCISE OBJECTIVE
D-type flip-flop의 특징을 밝힌다.
DISCUSSION
.대표적인 D-type flip-flop기호는 다음과 같
|
|
|
회로를 개폐하는 역할
3-상태 버스 버퍼
- 3-상태(Tri-State) 버퍼
. 3가지의 상태
. 0의 상태, 1의상태, 고저항 상태(high-impedance state)
;* 고저항 상태: 개회로와 같은 상태로서 출력이 차단되는 상태
- 3-상태 버퍼 게이트에 대한 그림 기호
. 제어입
|
|
|
실험 회로 5
- 74LS08 AND gate와 74LS04 NOT gate로 구성된 NAND와 74LS00 NAND gate와 비교하여 실험하라
☞ 74LS08에서 AND되어 나온 출력을 다시 74LS04에서 NOT을하여 출력하여 NAND의 효과를 내는 회로이다.
☞ 입력이 (1,0)일때는 1이 (1,1)일때는 0이 나왔다. 이
|
|
|
이터 입력 D는
Enable 입력의 역할도 동시에 함을 주목한다.
《디멀티플렉서 회로 구성 》
《디멀티플렉서 실험 사진》
①회로구성
2개의 AND GATE와 1개의 INVERTER를 이용하여 회로를 구성하였다. D단자가 Eable과 함께 입력 값의 역할도
함께 하므
|
|
|
논리회로 설계실험 과목을 수강하면서 생소했던 vhdl coding을 배우고, 매주 이론과 실습을 반복하면서, vhdl이라는 언어에 친숙해 질 수 있었다.
한 학기 수업의 결과물이라고 할 수 있는 기말 팀 프로젝트에서 우리 조는 본 레포트와 같이 우리
|
|
|
1. 목적
1) 논리 반전기의 회로기능과 중요한 특성들을 이해한다.
2) BJT를 이용한 논리 반전기 회로를 실험을 통해 이해한다.
2.예비지식
2.1 이상적인 디지털 논리 반전기
논리 반전기는 입력 신호의 논리 값을 반전시킨다. 따라
|
|
|
R-S latch 구성 및 출력
실험 사진 첨부
예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분
|
|
|
실험 2. A/D converter
《 A/D CONVERTER 회로 구성 》
《 A/D CONVERTER 회로 구성 》
회로구성 실험1의 회로 출력에 위의 비교기를 부가한다 (uAl458C OP amp에는 2개의 OP amp가 있으므로 1개의 op amp로 회로를 구성할 수 있다).
1) 1KHz pulse를 single pulse로 바꾸고 (
|
|
|
논리식을 구하면 다음과 같다.
S = A · B + A · B = A + B
C = A · B
입력
출력
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
2.전가산기
A, B en 입력 외에 앞단으로부터 1개의 자리올림수도 동시에 가산을 행할 수 있는 회로를 전가산기회로라 한다. 만약 A=011과 B=101을
|
|
메뉴펼치기
