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Digital system design Project #2
2.Implement a JK Flip Flop using a D Flip Flop and other combinational logics.
작동 회로도
시뮬레이션
[= 0 0 일 경우]
[= 0 １ 일 경우]
Digital system design Project #2
[= 1 0 일 경우]
[= 1 1 일 경우]
시뮬레이션 실행 결과 00,11일때는 Output이 유지
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project를 진행하면서 궁금한 점이 있을 때마다 친절하게 조언을 해주고 장비를 빌려준 조교에게 감사의 말씀을 드리고 싶다.
8. 참고서적
C언어기초+α, Mitchell Waite, Stephen Prata, Donald Martin 원저, 황희웅 편역, 교학사
열혈강의 C 프로그래밍, 윤성
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using MAX+plus II 11
6.1 Simulation with Wavefirn Editor 11
6.2 Timing Analyzer, Delay Matrix 13
7. VHDL with Xilinx ISE 6 Project Navigator 14
Appendix 16
1. A Figure of *.Gdf file with MAX+plus II 16
2. Rough Code with VHDL 20
3. C coding using Micro Vi
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DigitalDesign, J.F.Wakerly, PrenticeHall, 2006.
▶ DigitalDesign PRINCIPLS&PRACTICES, J.F.Wakerly, PrenticeHall, 2002. 1. Synopsis of project
1.1 Objective
1.2 Operational principle of signal light
1.3 Composition method of signal light
2. Analysis and plan of Source Code
2.1 Comp
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강의 순서
Definition of VHDL
What & Why HDL?
HDL의 종류
VHDL’s History
Benefits of VHDL
Design Automation
디지털 논리회로의 설계환경 변천
Design Flow
2.개발환경의 이해 및 실습 - 강의순서
Design Entry
Project Compilation
Project Simulation
Device Programming
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1.Definition of VHDL
2.What & Why HDL?
3.HDL의 종류
4.VHDL’s History
5.Benefits of VHDL
6.Design Automation
7.디지털 논리회로의 설계환경 변천
8.Design Flow
개발환경의 이해 및 실습 - 강의순서
1.Design Entry
2.Project Compilation
3.Project Simulation
4.Device Programming
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+...
x(i+2,j+1)*(-1.5/9);
end;
end;
figure(1);
subplot(121); imshow(mat2gray(x));
subplot(122); imshow(mat2gray(new_high_boost_one)); Final Report of Design Project
1. Team name and participants
2. Objective
3. Contents of design project
4. Results and discussion
5. Conclusions & Postscr
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의 frequency를 얻을 수 있다.
회로를 디자인 할 때, logic works 4.0이라는 프로그램을 사용하였다. Step 1:State Diagram
Step 2:Next-State Table
Step 3:Flip-Flop Transition Table
Step 4:Karnaugh Maps
Step 5:Logic Expressions for Flip-Flop Inputs
Step 6:Counter Implementation
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Logic gate delay
D. Critical logic path
4. Design
A. Determine the designing structure
B. Consideration of design
C. 개별 주요 블록 상세도
① DFF
② MUX
③ XOR
D. Transistor level net list
①
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DesignbasedonSoftwareOrientedHardware-SoftwarePartition",WWC2004,SanFrancisco,USA,May,2004.
6. Cheol-Hee Park; Young-Hwan You; Jong-Ho Paik; Min-Chul Ju; Jin-Woong Cho, “Channel estimation and DC-offset compensation schemes for frequency-hopped Bluetooth networks”, Communications Letters, IEEE, Volu
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