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up-counter 10일 때는 down-counter로 작동하는 것을 확인하였습니다.
Digital system design Project #2
2. System 2
이번에는 7-segment로 작동하기 위한 회로도를 구성하는 작업입니다. 0부터 15까지 총 16가지의 숫자가 LED를 통해 나타나고 그 값들은 System1의 input(
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= 1 = 1
3) Draw the logic diagram by Quartus
① logic diagram
② VHDL source
library ieee;
use ieee.std_logic_1164.all;
entity counter is
port ( clk,rst : in std_logic;
A,B,C,D : buffer std_logic);
end entity counter;
architecture jkf of counter is
signal j1,j2,j3,j4,k1,k2,k3,k4,d1,d2,d3,d4 : std_logi
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up-counter로만 구현되며 60 이상의 숫자 범위를 넘지 않도록 구현된다.
즉, 60s -> 1m
60m -> 1h
그러나 24h이 되는 찰나에 모든 s, m, h를 0값으로 보낸다.
==> 파형을 볼 시에는 뒤에 시와 분이 변하는 것도 보기 위해서 Option에서 Grid Size를 100ns --&
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