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VHDL에 의한 결과
⇒ logic diagram에 의한 결과
5. 결과
12진 카운터를 JK플립플롭으로 설계해봤습니다. VHDL을 사용하는 것이 아직은 익숙치 않아 힘들었지만 꽤 길게 짜여진거에 비하면 쉬웠습니다. 그리고 플립플롭의 사용 방법과 용도를 확실히
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VHDL 소스
--********************************* 시뮬레이션을 위한 코드*********************
-- ************************ 1의 자리 카운터*****************************************
--*********************1의자리 디코더***************************
--************************************10의 자리
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- 등록일 2004.12.29
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카운터5) -1011101(주사위5) )
2. 010 다음에 +1 => 011 이지만
reset=1 이므로 001(1-초기)-0001000(주사위1))
3.하강에지이므로 en=0 이라도 반응 X □ 전자 주사위 ▶ 1) VHDL Code
□ 전자 주사위
===== 2) Test Bench : VHDL Code =====
□ 전자 주사위 ▶ 3)
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- 등록일 2005.05.19
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<DIE 신호 출력기>
(3) 이론
Counter
ROM
분주기
DEMUX / MUX
Shift register
Flip flop
Decoder
BCD to 7 seg.
Shift Reg.
(4) 기타 사항
- 업무부담, 개발기간, 사용된 부품, 프로그램 등, 비용 - 서론
- 본론
- 결론
- 참고문헌
- 프로젝트 후기
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전원 전압의 분할점
타이머의 시간과 트리거 감도 변화
6번 핀
THRESHOLD (Th) : 전원 전압의 2/3을 넘으면 타이머 시간이 종료
7번 핀
DISCHAREGE (DIS) : 콘덴서를 방전
8번 핀
+VCC : 플러스 전원 1.555 타이머
2.카운터
3.7-세그먼트
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- 등록일 2012.04.15
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