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adder_subtractor의 회로의 특성상 S가 0 일 때는 가산기의 역할을 하고 반대로 S가 1일 때는 감산기의 역할을 하게 된다. 이 회로에서 S가 0일 때 즉, 가산기일 때를 살펴보면 A1과 B1은 십의자리, A0와 B0은 일의자리라 할 수 있는데 결국에는 (A1)(A0) + (
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<Half Adder, Full Adder 설계>
1) 반가산기(Half Adder) : Bahavioral Modeling
2)전가산기(Full Adder) : Stuctural Modeling( OR gage + Half Adder)
3)전가산기 : Behavioral Modeling
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Floating_Point_Adder
input, output, component 정의
각 단계(stage1~stage7)를 순차적으로 실행
stage_1 : Compare_Exponent
두 수의 지수를 비교 후 부호 비트, 지수 부분, 분수 부분을 결정하는 함수
두 입력 값의 지수 부분을 비교한다.
지수 부분이 큰 수를 out
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스 화면>
<출력 화면>
소스 분석
4bit가산기를 이용하지 않고 BCD adder를 설계할 때 결과적으로 더하기를 위한 부분의 소스가 필요합니다. 그래서 실질적으로 소스를 복잡하게 만드는 것보다는 ieee. std_logic_arith.all 파일과 unsigned를 이용하
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한다.
3.실험 결과
A에 100ms 간격으로 0,0,0,0,1,1,1,1을 주고 B에 100ms 간격으로 0,0,1,1,0,0,1,1을 CIN에는 100ms 간격으로 0,1,0,1,0,1,0,1을 줬을 때 S는 0,1,1,0,1,0,0,1 COUT 은 0,0,0,1,0,1,1,1이 나온다.
4.느낀 점
이번실습에서는 Adder(전가산기)를 배웠다. 저번시간
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