• 통합검색
  • 대학레포트
  • 논문
  • 기업신용보고서
  • 취업자료
  • 파워포인트배경
  • 서식

전문지식 63건

화면> <출력 화면> 소스 분석 4bit가산기를 이용하지 않고 BCD adder를 설계할 때 결과적으로 더하기를 위한 부분의 소스가 필요합니다. 그래서 실질적으로 소스를 복잡하게 만드는 것보다는 ieee. std_logic_arith.all 파일과 unsigned를 이용하여
  • 페이지 3페이지
  • 가격 2,000원
  • 등록일 2011.11.24
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
이용하여 4비트 Full Adder를 이용하여 가산이 된다는 점과 그 가산 합을 이용하여 BCD 코드로 또다시 나타내어 보기에도 쉽게 결과 값을 알 수 있었던 실험이였다. 이 실험을 마지막으로 논리회로 실험이 끝났다. 원하는 결과대로 안 되어 매주
  • 페이지 14페이지
  • 가격 2,000원
  • 등록일 2011.07.14
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
<Quartus II 사용법 및 Verilog HDL 4bit adder> 1. 실험 제목 : Verilog HDL을 이용한 가산기 설계 2. 실험 목적 - Verilog HDL 언어를 학습한다. - QuartusII 프로그램의 사용법을 익힌다. - HBE-ComboII 실습장비의 사용법을 익힌다. <Verilog HDL> Ver
  • 페이지 12페이지
  • 가격 6,300원
  • 등록일 2015.08.25
  • 파일종류 워드(doc)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
문제점들이다. 앞으로의 실험에서는 최대한 까끔하고 보기 쉽게 회로도를 그려야 겠다. 1. 실험목표 2. 기초이론 □ 반가산기 □ 전가산기 □ BCD 덧셈기 □ BCD 4bit 덧셈기/뺄셈기 3. 실험 방법 4. 실험 결과 5. 실험 결과 및 고찰
  • 페이지 6페이지
  • 가격 1,300원
  • 등록일 2006.04.13
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
BCD 수로 결과가 출력되는지 확인하라. 그림 8에는 가산기 기능을 수행하는 TTL 종류를 나타내었다. 7480 7482 7483 74183 74283 74385 Gated Full Adder 2-Bit Binary Full Adder 4-Bit Binary Full Adder with Fast Carry Dual Carry-Save Full Adder 4-Bit Full Adder with Fast Carry 4-Bi
  • 페이지 8페이지
  • 가격 1,000원
  • 등록일 2008.12.22
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
top