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가산기인 7483 IC과 7486 IC을 함께 사용해서 감산기와 가산기를 구하는 회로
예측 : SUB입력이 0일 때와 1일 때가 달라진다. 0일 때는 가산기, 1일 때는 감산기다. 입력 A4,A3,A2,A1과 B4,B3,B2,B1을 입력하면 가산기일 때는(SUB가 0일 때) 2진수를 더해준다.
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회로를 실험하고 나서 알게 된 점
- BCD decade 카운터와 10진 디코더를 이용해서 십진수를 표현하는 회로를 만들 수
있다는 생각이 들었다. 십진수는 우리에게 익숙하기 때문에, 출력이 10진수로 되면
정말 편할 것이다. 가산기 , 반가산기, 감
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가산기와 감산기 실험을 통하여 이론으로만 학습하고 이해하던 원리를 직접 증명해 볼 수 있었다.
감산과 가산의 과정을 IC를 이용하여 직접 설계하여 보고, 진리표를 통하여 측정값을 점검하는 과정이
처음에는 많이 어렵고 복잡하였으나,
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논리게이트 조합으로 복잡한 논리적 함수관계 구현 및 불필요하게 복잡한 논리를 단순화 시키는 K-map 응용 방법을 익히고 don’t care 조건을 다루는 예를 실습한다.
◎ 조합논리회로의 설계의 실례로 덧셈기(가산기)의 회로를 구현해 본다. 반
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논리 함수 : A B
K-map을 참고 해서 논리 회로 제작
반가산기 논리 회로
2. 전가산기
진리표 작성
X
Y
Z
C
S
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k-map 작성
가) 합 (S)
X YZ
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논리 함수 :X Z' Y' + X'
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