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하여 비동기입력 프리세트와 클리어 입력을 갖는 SR 플립플롭을 설계하시오.
sol)
6.8 그림 6.12의 2번과 6번 게이트의 입력에 비동기 입력인 클리어 단자를 연결하시오.
sol)
6.9 두 클럭 전의 입력과 같은 출력을 갖는 동기 순서논리회로를 JK 플립
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메모리, 동적 메모리, PROM, EPROM 등을 조사하고, 제조회사와 모델명, 크기 등의 항목으로 정리하시오.
제조회사
모델명
크기
정적 메모리
SAMSUNG
KM62256DLP-7
256K
LG
GM76C88AL-15
64K
DALLAS
DS1225Y-150
64K
SAMWHA
KM6865BP-20
1M
동적 메모리
SAMSUNG
KM41C256P-7
256K
HYUNDA
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회로에서 초기 상태가 상태 6 또는 7일 경우의 상태 천이 과정을 설명하시오.
sol)
A
B
C
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
A
B
C
JA
KA
JB
KB
JC
KC
0
0
0
X
X
X
X
1
X
0
0
1
X
X
1
X
X
1
0
1
0
X
X
X
X
1
X
0
1
1
1
X
X
1
X
1
1
0
0
X
X
X
X
1
X
1
0
1
X
1
0
X
X
1
JA = 1
BC
A
00
01
11
10
0
x
x
1
x
1
x
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논리 함수를 구하시오.
(나) NOT 게이트, 2입력 AND 게이트, 2입력 OR 게이트를 이용하여 최소의 비용으로
회로 구현하기 위한 논리도를 그리시오. 단, AND 게이트와 OR 게이트의 가격은
F = B'C'+A'B'D = B'(C'+A'D) = B+(C'+A'D)' = B+(C(A'D)') = B+(C(A+D'))
동일하고
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.
74_163 Modulo 16 Counter
P 와 T 는 Enable 단자로
값이 1로 입력 되었을 때 CLK 값에 따라 출력이
결정된다 사용 칩에 대한 설명
회로 동작 원리
회로 변경의 이유
Modulo 6 카운터 설계 과정
상태도
진리표
카르노 맵
최종 회로도
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실험시간에 말씀해 주셨지만, 우리조가 얻은 출력은 D = 0 일 때 1 1 1 1, 그 후에는 1 1 1 0, 1 0 0 0 , 0 0 0 0 이었다. 회로 체결을 여러 번 반복하였고, 몇 번이고 확인했음에도 칠판에 써주신 출력 과 다른 출력이 나온 것은 소자의 문제로 생각된다.
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1. 설계 목표
VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다. 또한 시간을 분을 나타내는 기능 위에 스위치를 누르면 100분의 1초를 구현한다.
2. 설
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되도록 충전하고, 이후에는 스위치가 열려서 일정한 전압이 유지되면서 이 전압이 버퍼를 통하여 비교기로 입력되어 변환이 수행된다.
< 참고문헌 >
- DigitalDesign, J.F.Wakerly 저, PrenticeHall, 2006 < 목 적 >
< 질문사항 >
< 참고문헌 >
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있었다. 또한, 실험 전 충분한 공부와 내용 이해를 통해서 실험과정이 원활하게 이루어 질 수 있도록 해야 한다.
< 참고문헌 >
- DigitalDesign, J.F.Wakerly 저, PrenticeHall, 2006 < 목 적 >
< 실험 과정 및 결과 >
< 실험 고찰 >
< 참고문헌 >
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되었다. 또한, 실험 전 충분한 공부와 내용 이해를 통해서 실험과정이 원활하게 이루어 질 수 있도록 해야 한다.
< 참고문헌 >
- DigitalDesign, J.F.Wakerly 저, PrenticeHall, 2006 < 목 적 >
< 실험 과정 및 결과 >
< 실험 고찰 >
< 참고문헌 >
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