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클록의 주기는 60ns로 하시오.
우선 VHDL로 설계하면 다음과 같다.
7474 소자를 사용하여 회로를 구성하면 다음과 같다.
시뮬레이션을 해보면 다음과 같다.
클록이 상승할 때 트리거가 발생하는 경우로 하였다. 4비트 레지스터의 경우 출력파형을
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회로의 구현이 쉬웠다. VHDL의 설계에 관해서 더욱 더 노력을 기울여야 겠다.
이번 실험의 주가 되는 것은 가산기 이다. 계산기의 기본 구조와도 같아 보였다. 학기말 프로젝트 시에 만약 계산기를 만들게 될 지도 모르기 때문에 이번 전가산기
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운터, Mod-9 카운터, 존슨 카운터 이 3가지의 실험을 진행하면서 각각의 작동방식을 이해할 수 있었다. 이번에 다루는 모든 카운터들은 각 출력이 클록에 의해서 동기화가 된다는 사실을 실험을 통해 알 수 있었다. 회로를 구성하는 과정도 비동
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회로를 설계하는 실험이었다. AND, OR, XOR을 이용한 전가산기 회로 구성을 통해 진리표와 K-map을 이용한 합과 carry의 간략화된 부울식을 구할 수 있었다. 또한 이번 실험을 통해 뺄셈의 경우에 2\'s complement(보수)를 취해주는 회로 설계도 익힐 수
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[ERROR : 10731] 오류 발생. 1. 디지털 멀티미터
디지털 멀티미터의 외부명칭
디지털 멀티미터를 사용한 측정 순서
2. 오실로스코프
오실로스코프의 구조
동기(Synchronization)
오실로스코프의 외부명칭
오실로스코프의 기본 측정
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팔 수도 있다. 그 장소에 꼭 필요한 물품을 넣어 판매를 한다면 이익 창출에 더 큰 도움이 될 것이다. 일정표
역할 분담
개발 배경 및 필요성
개발 내용 및 방법
상태표 및 상태도
카노맵
회로도(로직웍스로 구현)
VHDL 구현
Q & A
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회로도 구성 방법인데, 이번 실험에서는 지난 실험에서 교수님이 몸소 보여주셨던 빵판 설계 비법을 한 번 그대로 따라해 보았다. 그런데 실수의 확률도 적어졌고, 무엇보다도 설계한 회로를 한눈에 검토할 때 발군의 장점을 보여주었다. 앞
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회로대로 브레드 보드에 연결한 결과, 오실로스코프를 통한 출력 파형은 이론과 근접하게 나왔고 예비레포트에서 Pspice를 통한 시뮬레이션과 크게 다르지 않았다. 하지만 오랜만에 오실로스코프와 브레드 보드를 다루어 보다보니 미숙한 점
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터 회로 >
< 결과 파형 >
8진 비동기 카운터 실습이 예상했던 것보다 난항을 겪어서 다른 빵판을 구해서 16진 비동기 카운터를 설계하였다. 위에서 보이는 것처럼 설계실습 계획서에서 설계했던 데로 회로를 구현하였는데, 생각보다는 많
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회로 또는 방법이 틀렸다면 왜 틀렸다고 생각되는가?
사실 실험의 결과와 그래프의 형태를 보면 실험은 큰 문제없이 잘 이루어진 것처럼 보인다. 하지만 위에서도 잠깐 언급했던 것처럼 오히려 상대적인 수치가 아닌 절대적인 수치에 대해
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