|
회로 결선하라. 단 접지 0[V]는 “0”으로, +5[V]는 “1”로 표시하기로 한다.
그림1-5 AND 게이트 회로 결선
(2) OR 게이트
- 그림1-6과 같은 OR 게이트 회로 결선하라.
그림1-6 OR 게이트 회로 결선
(3) NOT 게이트
- 그림1-7과 같은 NOT 게이트 회로 결선하
|
|
|
회로를 구성한다
(5)Clear 입력에 0->1로 하여 Q1Q2=00으로 만든다.
(6)클록입력에 펄스를 주어서 Q1Q2의 상태표를 기록한다.
5.Reference
디지털 회로 실험 <한양대학교>
디지털 논리 회로 <John M. Yarbrough> 1.제목
2.실험 목적
3.관련
|
|
|
논리 회로의 설계에서는 AND나 OR보다 NAND나 NOR가 만들기 쉽기 때문에, 이쪽이 더 다양하게 이용된다. 그리고 AND와 OR를 구현할 때에는 NOT게이트가 추가로 필요하기 때문에 게이트의 수도 많이 필요하고 회로가 커지게 된다.
※ NAND게이트만을
|
|
|
가/감산기를 배웠다. 앞장에서 배웠던 가산기, 감산기를 합친 IC이다.
가산기이냐 감산기이냐의 기준은 제어입력신호를 무엇으로 주는가에 따라 IC의 기능이 달라졌다. ｢실험 9｣비교기 회로
｢실험 8 간단한 논리 회로 실험
|
|
|
<555 Timer와 논리 게이트를 이용한 회로도>
<A, B입력과 출력 파형>
|
|
|
0
1
0
1
0
0
0
1
1
0
0
0
0
0
0
그림 6-12 전 가산기 회로
(3) 그림 6-13과 같은 회로를 결선하고 입력 A, B에 따른 출력 d와 b를 측정하여 표 6-7을 완성하여라.
A
B
d
b
1
1
0
0
1
0
1
0
0
1
1
1
0
0
0
0
그림 6-13 반 감산기 회로
(4) 그림 6-14와 같은 회로를 결선하고 입
|
|
|
회로를 가정하여 시뮬레이션 되었기 때문에 발생한 Delay로, 정상적인 현상이다.
4. 고찰
이번 실험은 디지털 회로를 만드는 데 있어서 가장 기본적이라고 할 수 있는 논리 Gate 회로의 구성에 대한 실험이었다. 우리가 일상생활에서 많이 접하게
|
|
|
회로가 여러 가지로 구성이 된다.
표 3-5에서 간략화 된 전가산기를 gate를 사용하여 그림 3-2에 그려라.
※ 이 과정에서 부울대수식을 보면 S의경우는 큰 문제가 없다. 하지만 의 경우 K-map에서 “1”을 어떻게 묶는지에 따라 식이 완전히 달라짐
|
|
|
수 있는지 검증
- LED로 동작을 확인 실험내용
4Bit- Sequence-Recognizing 설계
(1)상태도 작성
(2)상태표 작성
(3)K-map 작성
(4)Boolean expression
(5)테스트 데이터
논리 회로 작성
1.전체 회로도
2.로직애널라이저 캡쳐화면
고찰
참고문헌
|
|
|
- 스톱워치를 대기상태로 전환 제작 개요 및 목표
스톱워치의 동작
스톱워치의 내부적 순서
스톱워치 내부 클럭의 흐름
전원부 구성
Ne555의 주기 계산
IC 내부 및 동작원리
JK 플립플랍 진리표
IC 조합
리셋부의 원리
|
|
메뉴펼치기
