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실험 5) JK Flip-Flop을 이용한 비동기 카운터를 설계하고, 오실로스코프를 사용하여 파형을 측정하시오.
회로도
이론값
실제 실험 결과
※ S0 = 2분주 ※ S1 = 4분주
※ S2 = 8분주 ※ S1 = 16분주
결과분석
- 클록 펄스를 첫 번째 플립플롭에만 연결
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실험에 사용된 소자는 NE555입니다.
NE555
1번 핀
- 접지
2번 핀
- 트리거 터미널 : 플립 플롭의 SET 및 RESET 전환을 담당. 트리거 핀의 입력이 VCC의 1/3이 되면 출력이 높아지고 타이밍 간격이 시작됨.
3번 핀
- 출력 터미널 : 출력 파형을 확인할 수
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실험으로 확인한다.
④ 카르노 맵을 묶는 방법에 따른 차이를 실험으로 확인한다.
⑤ RS 플립플롭의 회로 구성과 동작을 실험한다.
2. 관련이론
부울 대수
- 부울 대수(Boolean Algebra)는 영국의 수학자 조지 부울이 19세기 중반에 고안한 논리 수학
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실험으로 한다.
Clock
+5
0
3. FF 1 Q
+5
0
3. FF 2 Q
+5
0
3. FF 3 Q
+5
0
3. FF 4 Q
+5
0
그림 9-8
4. NBCD(8421) 10진 카운터
FF 4(그림 9-9)의 출력에서 10분주 되는 지를 검사하시오. 다음의 지점에 나타난 출력파형을 그림 9-10의 그래프에 그려 넣으시오.
(a) 플립플롭 1
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실험 2의 회로를 변경하여 Mod-8의 회로를 그려라.
(9) CLEAR, PRESET은 CLK=0에서 동작시키는 것이 바람직한 이유는? 이들 두 입력간에는 synchronous 및 asynchronous 중 어떤 관계에 있는가?
CLK=1일때 CLEAR, PRESET을 동작시키게 되면 플립플롭의 작동과 CLEAR, P
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그리고 QB가 High로 출력된 구간 50~60ns에서는 Y2가 출력되었다. 마지막으로 QA와 QB가 Low인 구간 70~80ns에서는 Y0가 출력되었다.
이러한 원리로 작동한다는 것을 예비보고서를 쓸 때에는 몰랐지만 이번 실험을 통해서 알게 되었다.
1. 실험 결과
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플립플롭 소자로서, 여태까지의 소자와 다르게, 입력이 Q와K 두 개가 각각 13번과 3번 핀인 것이 특징이며, 적정 입력 전압은 약 2볼트, 적정 출력 전압은 약 2.5~ 3.5 볼트를 보인다.
4. PSpice 시뮬레이션 회로도 및 결과
실험1) 4-to-1 MUX를 구성하고,
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실험 2에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가? 어떤 계수기로 동작하는가?
⇒ CLK가 10번째 들어갔을 때 clear되는데, 그 이유는 clear가 B=D=1일 때 동작하므로 ABCD=0101 (10진수로 10)에서 clear가 0이 되므로 그 순간에 각 플립플롭은 모
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실험에서 우리는 J-K플립플롭의 특성에 대해서 알아보았습니다. 지난주에 했던 D-플립플롭 실험과 아주 유사했으며 특히나 S-R플립플롭과 기능이 아주 유사했습니다. 다만 개선된 점이 있다면 J-K플립플롭은 S-R 플립플롭과 다르게 무정의 조건
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플립플롭(Flip-Flop)
RS 플립플롭
시뮬레이션 결과
D 플립플롭
시뮬레이션 결과
JK플립플롭
시뮬레이션 결과
비동기식 10진 카운터
시뮬레이션 결과
발진회로
시뮬레이션 결과
소자검색
검색 홈페이지(1) questlink
검색 홈페이지(2) chipinfo
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