|
수 있다.)
주파수응답의 크기:
주파수응답의 위상:
DB(V(C1:2)/V(R1:1)) 출력 / P(V(C1:2)/V(R1:1)) 출력 결과 주파수에 따른 결과 측정값
VIN/VOUT결과 1. 실험목적
2. 실험이론
3. 기기 및 부품
4. 실험과정 및 예상되는 결과
|
|
|
험 결론
첫 번째 실험은 직렬 및 병렬 저항회로를 구성하여 각 연결에서의 저항의 합성에 대하여 확인하는 실험이었다. 직렬회로에서의 저항의 합성은 각 저항의 합이 합성 저항의 크기와 같음을 알 수 있었다. 반면 병렬회로에서의 저항의
|
|
|
험과 마찮가지로 우리가 원하던 값에 도달하지 못했다.
▣ 3.6 Degeneration R, Coupling C, Bypass C의 역할에 대해 서술하라. 설계한 회로에서 Bypass C의 유무에 따른 출력전압을 그래프로 그리고 차이점을 서술하라.
Degeneration Resister
증폭기 성능의 변
|
|
|
uad 2 Input OR gate (74LS32) 5개
- Quad 2 Input XOR gate (74LS86) 2개
- 4-bit binary adder(74LS83) 1개
- LED 10개
- Toggle switch 15개
- 점퍼선 다수
3. 설계실습 계획서
(1) 전가산기에 대한 진리표를 작성하라.
A
B
Cin
S
Cout
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
|
|
|
출력이 오른쪽으로 shift 됨
5
H
H
H
a
b
c
d
핀 A,B,C,D 에 각가 들어간 입력이 QA,QB,QC,QD로 각각 출력됨
(3) ULN2003AN IC의 data cheet을 인터넷에서 찾아서 계획서에 첨부하시오. Data sheet을 바탕으로 2개의 BJT와 3개의 저항으로 이루어진 각 Darlington Pair의
|
|
|
전되는 시간이고, 회로에 전압을 빼 줄 때의 지연 시간은 소자에 전자가 충전되는 시간이다. 반도체에 전자가 유기되어 채널을 형성하고 문턱 전압에 도달하는데 걸리는 시간(0에서 Vth까지 걸리는 시간)과 전자가 방전되어 문턱 전압보다 낮
|
|
|
-이미터 측의 도핑농도를 컬렉터측에 비해 훨씬 높게 만든다
-이미터와 베이스 사이의 결핍층 두께는 컬렉터와 베이스 사이보다 좁다
참고문헌
-http://asic.postech.ac.kr/3.Class/1.Classes/EECE232/exp/2/exp2.pdf
-전자회로, 한건희
-http://cad.yonsei.ac.kr/
|
|
|
전자전기정보컴퓨터공학부에 입학. 현재 3학년 1학기를 보내고있다. 야심찬 마음으로 뭐든 할려고 하는 젊은이. 앞으로 어떤 일이 벌어질지 흥미진진해 하고 있음. 현재 개인 블로그 http://wwww7.net 운영중. 1. 1.5
2. 1.6
3. 보충문제 1
Refe
|
|
|
공학과
2. 고분자시스템공학과
3. 중어중문학과
4. 건축공학과
5. 한문학과
6. 사회환경시스템공학
7. 전자전기공학부
8. 경제학과
9. 사회복지학과
10. 토목환경공학과
11. 통계학과
12. 심리학과
13. 신소재공학부
14.
|
|
|
험 시 연결 도선에 의한 측정 전압, 전류, 저항 값에 차이가 있을 수 있다고 생각하였는데, 구리도선 길이 3.14m 1mm의 저항 값은 1/100이하의 값을 가지므로, 실험 자체에 영향을 미치지 않는다고 생각하고 무시하였다.
실험 결론
2주차 실험으로
|
|
메뉴펼치기
