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대로 주파수는
감소한다.
RS1 : 10㏀
RS2 : 10㏀
주기 : 240us
주파수 : 4.167kHz
RS1 : 10㏀
RS2 : 20㏀
주기 : 280us
주파수 : 3.571kHz
C1 : 20n
주기 : 260us
주파수 : 3.846kHz
C1의 값을
줄일수록 주기가
감소함을
알 수 있다.
반대로 주파수는
증가한다.
C1 : 5n
주기 : 9
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dd/2 일때 VCO의 이득 (주파수 변화 / Vc의 변화)은 얼마인가?
위상 고정 루프에서 Vco 부분 회로도
simulation 출력파형 (Vdd = 2.5V, run to time = 78us)
Vco의 이득은 (주파수 변화 / Vc의 변화)이다.
Vdd가 5V 일때의 주기는 대략 46us이고, 주파수는 21739.13Hz이다
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13
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14
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1
1
1
1
1
Blank
(2) Karnaugh 맵을 이용하여 간소화 된 Sum of product 또는 Product of sum 형태의 불리언 식을 구하여라.
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01
11
10
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0
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1
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대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계하시오. 또한, Q1, Q2, Q3출력 신호에 LED를 연결하여 카운터의 상태에 따라 LED에 불이 들어오도록 회로도를 그리시오.
8진 비동기 카운터 회로도
(3) 16진 비동기 카운터
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정, 기록하고 그 결과를 3.3(b)의 SPICE결과와 함께 그래프로 그려서 제출하라.
주파수
입력전압
출력전압
DB
주파수
입력전압
출력전압
DB
10 ㎐
10 mV
20 mV
6
100 ㎑
8 mV
450 mV
35.0
100 ㎐
10 mV
50 mV
13.9
300 ㎑
7 mV
210 mV
29.5
1 ㎑
12 mV
200 mV
24.4
1 ㎒
5.5 mV
90 mV
2
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한 VGS, ID으로 3.2를 참고하여 , , , 의 값을 구하여라
=
=
:
=
=
:
▣ 4.6 4.2에서 기록한 것을 그래프(excel 이용)로 나타내어라. 그래프가 이론부의 그림 11.3과 같은가? 같지 않으면 그 원인을 분석하여라. 그래프 상에서 Vth, Noise margin을 측정한다.
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프로그램입니다.
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Sequence Detector 설계
<Verilog Code>
`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.
module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )
input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;
reg f
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친환경농업의 발달
전자전기공학부
5.1 환경농업의 기본개념
■ 환경농업의 필요성
1)농업의 가장 중요한 역할
-.인간의 생존에 필수적이고 기본적인 먹거리를 생산 공급
-.환경보존적 역할 대기
-.수
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시도에서는 넓은 면을 녹여 버려서 모양이 이상하게 나왔다.
결과적으로 유리관 굽히기와 스포이드 만들기가 생각만큼 잘 되지 못하였다.
유 리 세 공
제출일:2004년 3월 17일
전자전기컴퓨터공학부
C반 제 6 조
2004440092 이 소연
2004440093 이 슬기
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