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라 어떻게 출력되는지 확인 하는 시뮬레이션이다. 클럭이 진행됨에 따라 0이 순차적으로 출력되는 것을 확인 할 수 있고, 입력해준 1011의 값의 반대방향인 1101이 출력된다.
DATA
CLK
A
B
C
D
1
↑
1
1
1
1
0
↑
0
1
1
1
1
↑
1
0
1
1
1
↑
1
1
0
1
이번 시뮬레이
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의 회로를 보고 재구성했다는 점이 상당히 아쉬운 실험이었다. 그리고 실험 13.1과 실험 13.4를 하지 못하였다는 점도 큰 아쉬움으로 남는 실험이었다.
3. 실험 13의 고찰 문제
1) 실험 4에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가? 어
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대로 출력되지 않아 결과값을 제대로 작성하지 못하였고, 그 값을 시뮬레이션을 통해 대체하였다. <실험 4>는 위의 실험들과는 달리 3상 클럭(3-phase clock)회로를 구성하는 실험이었다. CLK과 을 비교하여 측정한 파형을 찍은 사진에서 알 수
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(flip-flop)회로라 부르기도 한다.4) 일 때, 값을 계산하여라. -
- 이번 실험은 설계도 같이 해야 하기 때문에 <실험 7~11>만 실험하였다. <실험 7~11>에서는 회로를 구성하는 데 있어 다소 복잡한 회로 구성이었다. 주요 내용은 555소자 3번 핀
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대로 출력된다. 그리고 (R,S=0,1)을 입력 시켜주면 0이 출력되야 하므로 Q는 1, 는 0이 출력되는 것이다. 이 상황에서 R, S에 모두 0을 입력 시켜주면 불변이므로 그대로 출력된다. 마지막에는 R, S에 모두 펄스를 가해주면 어떠한 상황 때문인지는
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대로 유지한다.3) 실험 5에서 PRESET과 CLEAR는 각각 어떤 역할을 하는가? - 원래 PRESET은 출력을 1로 CLEAR는 출력을 0으로 만들어주지만 우리는 반전회로이므로 반대로 입력해주어야 하는 것이다. 그러므로 PRESET이 1이 입력된 구간에서는 입력이 주
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대입과 그에 해당하는 Output.2. 시뮬레이션 결과
5. 고찰
위의 그림을 보면 가로의 간격은 10ns로 놓았다. Input의 순서는 앞서 진리표에 나온 것처럼 입력하였으며 출력값은 위의 그림과 같이 나왔다. 이제 Output에 따른 세그먼트 결과값을 살펴보
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대체함. - 진리표문자
Input
D C B A
OutPut
a b c d e f g
7-Segment 표시
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
1 0 1 1 1 1 1
1 1 1 0 0 1 0
1 1 1 1 1 1 1
1 1
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대로 값이 비슷하게 나와 전체적으로 만족스러운 실험이었다. 모든 결과값들이 조금씩의 오차가 발생하였는데, 이는 실험 결과에서 코멘트를 달았듯이, 회로 상 잡음, 브레드보드판의 접선 문제, 연결선들의 결함, 저항의 이상 등 여러 가지
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대하여 각 파형을 그려보아라.회로 구성 및 입·출력 값.
고찰
이번 시뮬레이션은 74139의 입력 A를 출력 Y0와 연결한 회로이다. 결과값을 분석해보면
Y0의 경우 - 계속해서 High값을 출력.
Y1의 경우 - 10.0~20.0ns에서 처음 Low값을 출력, 그 이후에 20.0~
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