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실험했을 때 입력값이 먹지않았습니다.. 이런 경우는 처음입니다.. 1비트 슬라이스 ALU와 4비트 슬라이스 ALU의 모든 오류를 체크했음에도 불구하고 회로상의 이상은 없습니다만... 알수가 없었습니다^^; 죄송합니다. 하지만 수업시간에 했을 때
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회로를 설계하는 실험이었다. AND, OR, XOR을 이용한 전가산기 회로 구성을 통해 진리표와 K-map을 이용한 합과 carry의 간략화된 부울식을 구할 수 있었다. 또한 이번 실험을 통해 뺄셈의 경우에 2's complement(보수)를 취해주는 회로 설계도 익힐 수
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실험에서 구성되는 회로는 CMOS 논리를 사용한다. CMOS IC 가 손상되지 않도록 정전기가 일어나지 않게 주의해야 한다.
실험 7 보고서
실험 목표
*부울 대수의 여러 법칙들에 대한 실험적 증명.
*부울 법칙 10과 11을 증명하기 위한 회로 설계
*실험
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회로를 통해서 분압기를 만들어 낼 수 있다. 분압기는 고정된 전류전압원으로부터 그보다 낮은 전압을 얻기위해 고안된 장치로써 실생활에도 널리 쓰이고 있다.
5.4 실험 4.3의 회로를 그리고 자신이 설계한 회로와 차이가 있다면 그 차이를 분
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회로 구성
NOT 게이트 동작 확인을 위해 OR 게이트 실험에 대한 회로에서 결과라인(LED가 연결된 부분)에 TTL ‘7404’를 추가로 연결한다. 이는 NOR게이트와 동작과 같으므로 해당 IC의 입력은 OR 게이트의 결과값을 따른다.
(OR + NOT)=NOR
2) 동작 결과
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실험에서도 더 많은 오차가 발생했어야 한다.
3) 브릿지 회로를 구성하는데 많은 전선이 사용되었으므로 합선 등의 문제. - 50%이상의 오차가 발생된 이유로 가장 타당하다고 생각된다.
이 외에도 여러 다른 이유로 인해 오차가 발생했을 것이
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실험에 임해야 할 것이다.
② 직렬회로에서 저항에 대해서 전압과 전류 중 어느 것이 일정한가?
Sol) 직렬 연결시에는 모든 저항에 전류가 동일하게 적용되며, 병렬 연결시에는 모든 저항에 전압이 동일하게 적용된다.
③ 다이오드 실험의 전압
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실험에 대한 고찰 >
이번 실험은 정상상태의 직류 회로망에서 인덕터의 작용과 정상상태의 같은 직류 회로망에서 인덕터와 캐퍼시터의 특성에 직접 확인해보았다. 또 R-L 회로망에서 전압과 전류의 관계식( ) 대해서 실험을 통해서 알아보았
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회로에 대하여 실험 하였다. 실험식 에서 캐피시터에 저장되는 q 가 많이질 수록, 반대 작용되는 힘이 강해진다. 결국, 저항 R에 흐르는 전압의 세기는 점점 약해지게 되고, 반대로 캐피시터에 작용하는 전압은 증가하게 된다.
이번 실험에서
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주파수에 대한 회로의 반응을 명확히 이해하는 데 도움이 되었다. 이러한 이해는 필자의 회로 설계 및 해석 능력을 향상시켜 줄 중요한 기초가 된다. RLC 회로의 동작 원리를 실제로 확인하면서 이론과 실험 간의 연계성을 느낄 수 있었으며,
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