|
JK 플립플랍
74LS76
4
3,520
타 이 머
NE555
2
330
저 항
330Ω
4
1,000
커 패 시 터
1.0uF
2
400
LED
적색/황색/녹색/백색
12/4/12/4
5,000
기 판
-
1
10,000
점 프 선
3M
1
12,000
전 지
AAA
2
2,000
계
-
-
41,280
5. 참고문헌
최신 디지털 공학 / 정두영 / 명진
최신 디지털 공학
|
|
|
IC를 구현하는 방법을 익힌다.
● Flip-flip을 구성하고 동작 원리를 이해한다.’
2. 실험결과
1) 실험 1 : Digital Gate (OR, AND, NOT, EX-OR Gate)
2) 실험 2 : D Flip-flop (7474)
3) 실험 3 : JK Flip-flop (7476)
4) 실험 4 : RS Flip-flop (7400)
3. 고 찰
|
|
|
회로
그 밖의 동작 원리는 고정 바이어스 회로와 거의 비슷하다.
III. 결론
이와 같이 JFET는 FET의 한 종류이며 게이트(G), 드래인(D), 소스(S)의 단자로 구성되어 있고 N채널형과 P채널형으로 나뉜다. 기본적인 구조는 소스와 드래인은 채널에 연결
|
|
|
회로
기본적으로 4가지의 기본 논리를 수행하며, 회로는 다음과 같다.
그림 1.9 논리회로의 스테이지
4. 시프트 마이크로연산
표 1.5 시프트 마이크로 연산
Symbolic designation Description
R shl R Shift-left register R
R shr R Shift-right register R
R cil R Circular shi
|
|
|
회로및컴퓨터구조실험, 홍진
전희종 외(2007) 디지털시스템, 문운당
진경시 외(2000) 디지털 공학, 기전연구사
e비즈니스시대의 경영정보시스템, 방송통신대학교, 2005
Philip Miller, 마스터링 TCP/IP 응용편, 성인당, 2005
네이버 지식백과, IT용어사전&n
|
|
|
회로구성을 해야겠다. 결론적으로 순차회로는 조합회로보다 더 복잡하고 어려운 개념이 없지 않아 있지만, 메모리를 저장할 수 있다는 점에서 훨씬 좋은 회로인것 같다. 이번 실험으로 끝나는게 아니라 실제로 많이 쓰이고 중요한 만큼, 기억
|
|
|
회로를 설계하였다.in10Hz로 인해서 클럭이 들어오면 카운터가 수를 세기 시작한다. 여기서 QA는 최하위 비트이고 QD는 최상위비트이다. 0부터 9까지 수를 세면 로드에 의해 다시 신호가 0으로 바뀐다. 그러고 in10hz가 클럭이 10번 바뀌면 1번이 0.1
|
|
|
1. 슈미트트리거
2. Reset회로
3. Latch 회로
4. Rs232와 Rs422비교
5. 74HC573과 74HC574에 대한 비교 분석
6. ADDRESS Decoder 분석
|
|
|
RS-Latch 회로를 구성하고 입력 R, S의 변화에 따른 출력을 측정하라.
R
S
Q
Q'
0
1
1
0
0
0
1
0
1
0
0
1
0
0
0
1
1
1
0
0
(2) NAND 게이트를 이용한 RS-Latch 회로를 구성하고 입력 R, S의 변화에 따른 출력을 측정하라.
R
S
Q
Q'
0
1
1
1
1
1
0
1
1
0
0
1
1
1
0
1
0
0
1
1
(3) D 래
|
|
|
RS Flip-Flop
1. 다음 회로를 시뮬레이션하고 표를 작성하시오. (NOR 게이트)
실험 3-1 회로도
실험 3-1 시뮬레이션
이론값)
S
R
Q
Q\'
0
1
1
0
0
0
1
1
1
0
0
1
1
1
1
1
0
0
1
1
실험결과)
S
R
Q
Q 출력전압
Q\'
Q\' 출력전압
0
1
1
4.4V
0
0.6V
0
0
1
4.4V
1
4.4V
1
0
0
0.18V
1
4.4V
1
1
|
|
메뉴펼치기
