RS-Latch 및 D-Latch 회로 구성과 timing diagram

소개글

RS-Latch 및 D-Latch 회로 구성과 timing diagram에 대한 보고서 자료입니다.

목차

1. RS latch
2. enable이 있는 RS latch
3. D latch
4. 1 chip D latch
5. edge triggered D flip-flop

본문내용

hip D latch
4.1. TTL IC 7475에는 4개의 D latch가 들어있다. 이를 그림 8과 같이 꾸민다. 5번 pin을 Vcc (=5V)에 12번 pin을 ground에 연결한다. 여기서 CLK는 앞에서의 enable을 의미한다.
4.2. 입력 스위치 4개를 이용하여 0000부터 1111까지 숫자를 입력하고 CLK의 switch를 누른 뒤 출력의 binary 숫자를 살펴본다.
D1
D2
D3
D4
L1
L2
L3
L4
0
1
1
1
1
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1
0
0
0
0
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0
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0
0
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1
1
1
5. edge triggered D flip-flop
5.1. 두 개의 3입력 NAND gate (TTL 7410)를 이용하여 그림 3의 회로를 꾸민다.
5.2. 표 5를 완성한다. 이 표에 의하여 timing diagram을 그린다.
D
CLK
Q
0
0
1
1
1→0
0→1
1→0
0→1
0
0
0
1
표 5. D Flip Flop의 진리표
C. 결론 및 토의
실험 1에서, NOR gate는 하나의 입력만 1이 들어가도 0의 값을 출력하므로 이것을 이용해 결과 값을 예측할 수 있었고, 실제 결과와 일치하였다. 한편 NAND gate는 하나의 입력만 0이 들어가도 1을 출력하므로 이를 통해 실험값을 예측할 수 있었다.
실험 2에서는 Enable이 1이고 R, S값 중 하나라도 1이 입력 된 경우를 제외하고는 모두 latch 상태이므로 이전 상태를 유지하는 것을 확인할 수 있었다. 또한 R은 reset으로, Enable이 1이라면 Q의 값을 0으로 만드는 역할을 하고, S는 set으로, Enable이 1일 때 Q의 값을 1로 만드는 역할을 한다.
실험 3에서는 Enable을 0으로 하고 D에 1Hz를 연결하였을 때 LED 불이 들어온 상태로 유지되는 것을 보았고, Enable을 1로 하고 D에 1Hz를 연결하였을 때 LED 불이 주기적으로 깜빡이는 것을 확인할 수 있었다.
실험 4는 Dn에 입력을 주었을 때 Ln에서 출력이 발생되는 것을 확인해 볼 수 있었다.
실험 5는 CLK이 1로 올라가는 순간 D가 1이라면 Q의 값이 0에서 1로 변화하는 것을 확인할 수 있었다.

키워드

D latch,   RS latch,   edge triggered D flip-flop,   D Flip Flop,   RS Flip Flop,   D FF,   RS FF