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때 Ln에서 출력이 발생되는 것을 확인해 볼 수 있었다.
실험 5는 CLK이 1로 올라가는 순간 D가 1이라면 Q의 값이 0에서 1로 변화하는 것을 확인할 수 있었다. 1. RS latch
2. enable이 있는 RS latch
3. D latch
4. 1 chip D latch
5. edge triggered D flip-flop
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. 예비보고서 및 결과보고서가 같이 들어 있습니다.
1.Logic gates
2.Logic gates-TTL gates와 deMorgan의 법칙
3. RS-Latch 및 D-LAtch
4.JK flip-flop
5.Shift Register
6. 이진계수기
7. 십진계수기
8. Decoder와 Encoder
9. 덧셈회로(Adder)
10.OP AMP
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된 SR 플립플롭
2.NAND 게이트로된 SR플립플롭
<래치(Latch)회로>
1.D 래치
2.JK 래치
3.T 래치
<마스터-슬레이브(Master-Slave)FF>
<플립플롭 (Flip-Flop)>
1.RS 플립플롭
2.D 플립플롭
3.JK 플립플롭
4.T 플립플롭
<플립플롭의 여기표(Exciton Table)>
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D-latch)라고도 하며, CP입력을 G(gate)라고 표기하기도 하는데, 이것은 게이트형 래치에서는 CP입력이 플립플롭에 데이터를 입력시키는 기능으로 사용되기 때문이다.
(a) 논리 회로
[그림 4] D 플립플롭
JK 플립플롭
JK 플립플롭(JK Flip-flop)은 RS 플립
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Latch 회로
2. D Flip-Flop
3. JK Flip-Flop
4. T Flip-Flop
6.Experimental Results
1.SR Latch
A.Data
Truth Table (순서대로)
C
S
R
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
X
1
1
0
5.01
0.22
1
0
1
0
1
0
0
5.02
0.21
1
0
1
0
1
0
1
0.04
4.96
0
1
0
1
1
0
0
0.04
4.97
0
1
0
1
QuartusⅡ시뮬
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