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순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
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순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
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RS-FF 회로의 동작 실험
(3) R-S F/F 회로를 응용한 ON/OFF 전자스위치
◎ RS-FF 스위치 회로의 동작
◎ 모터 구동회로 및 전원회로
◎ RS-FF회로 응용 전자스위치 패턴도
2. JK 플립플롭(JK-FF)
3. T(Trigger) 플립플롭과 응용회로
(1) T-FF회로를 응용
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플립플롭-
1. RST 플립플롭 또는 JK 플립플롭을 변현시킨것이다.
2. RS 플립플롭 회로의 입력에 동시에 1 입력 예방
3. 데이터 입력 신호가 그대로 출력에 전달되는 특성을 가진다.
4. 데이터를 일시적으로 보존하거나, 신호의 지연 작용등의 목적
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회로를 구성해보는 것 또한 의미가 있을 것이라고 느껴진다. 1. 실험목적
2. 실험이론
2-1. NOR, NAND Gate
2-2. 기본 플립플롭
2-3. JK 플립플롭
3. 실험과정
4. 실습문제
4-1. SR 플립플롭은 몇 가지 상태가 있는가?
4-2. 게이트로만 구성
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인가되게 하면 정상적인 동작이 이루어진다. ▣ 실험 목적
▣ 실험 이론
▣ 예비과제
⑴ Latch 회로와 Flip-Flop회로를 비교 설명 하라.
⑵RS flip flop을 JK, D, T flip flop으로 변환시켜라.
⑶Race problem에 대하여 timing chart를 이용하여 설명하라.
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변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
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않는다. 따라서 f/f의 상태를 변하게 하고 싶을 때는 T에 1을 입력시키면 된다.
여기표는 순차논리회로를 설계하는데 중요한 자료들 이다. ▷플립플럽(Flip-Flops)
1)비동기식 RS 래치
D f/f
4)JK f/f
5)T f/f
6)Master-Slave형 f/f
7)플립플롭의 여기표
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립플롭과 T 플립플롭을 결합한 것이다
입력은 J,K 두개로서, 각각 RS 플립플롭의 S,R과 마찬가지의 역할을 한다
JK 플립플롭에서는 T 플립플롭에서처럼 J=K=1일 때 출력이 반전될 뿐이다
회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브
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기존실험에 조금 힘들었던 실험이었으며 래치회로 d플립플롭에 관해 알수 있었다. 실험14
D래치와 D플립플롭
실험 목표
사용 부품
이론 요약
실험순서
실험 14 보고서
실험 목표:
데이터 및 관찰 내용:
평가 및 복습 문제
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