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지 카운터가 되는 칩이다. 0부터 12까지, 13카운트를 하기 위해서 and게이트와 nand게이트를 이용하여 회로를 만들었다. 전압원과 접지를 달아서 클럭을 주게 되면 카운터가 되는 것을 검증하였다.
1번과 2번 실험에서의 회로는 JK플립플롭과 T플
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트리거
할 필요가 있다. CH1을 이용하여 트리거하고 trigger control을 이용하여 하강-에지
(falling-edge)트리거링을 선택하라. 다음에 sweep speed를 5nsec/div까지 올려라
(5nsec/div가 가능하지 않으면 가장 바른 sweep time을 선택하라). 클럭 파형 전체를
보
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회로 설계에 활용될 수 있다. 1. 3비트 이진 카운터를 위한 회로 구성의 기초
2. 플립플롭의 원리와 3비트 카운터 회로 설계
①. JK 플립플롭의 작동 원리
②. T 플립플롭의 기능과 특징
③. JK 플립플롭을 이용한 3비트 카운터의 설계 절차
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D latch와 D flip-flop과의 차이점은?
⇒ 실험 5에서는 level trigger가 동작하였는데 level trigger는 clock의 상태가 high-level과 low-level로 나뉘는데, 레벨에 따라 high-level일 때는 계속 동작하고 low-level일 때는 정지하게 됩니다.
실험 6에서 동작한 edge trigger
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회로의 미래를 바라볼 수 있으리라 기대한다. 1. 실습의 목표
2. 필요한 재료
3. 설계 및 실습 절차
4. 이론적 배경
5. 실습 방법론
6. 결과 분석
7. 문제 해결 접근법
8. 실습 시 유의사항
9. 실습 결과 정리
10. 결론 및 향후 연구 방향
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CLR = 0, Data = 1의 값을 집어넣고 실행해 본 결과 앞선 첫 번째 실험결과의 다음 부분에 나올 것으로 예상한 q1 =1, q2 = 1, q3 = 1, q4 = 0 과 정확히 일치한다는 것을 확인할 수가 있다. 따라서 이번 실험의 회로도와 실험결과로 인해서 이 실험은 참이
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D F/F를 이용한 T F/F 설계
< D F/F로 꾸민 T F/F 블록도 >
<앞의 블록도를 이용하여 D F/F로 꾸민 T F/F의 블럭도>
< IC 칩 XOR과 D F/F으로 구성한 T F/F >
갔다왔다
이 회로 역시 T F/F과 동일한 동작을 수행한다. 토글스위치가 On 되어 있다면, 출
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플립플롭을 만드는 것이고, 또 다른 방법은 단지 신호 전이에 대해서만 트리거하게 되고, 나머지 펄스 구간에서는 동작이 정지하는 플립플롭을 만드는 것이다.
이번 실험을 통해서 순차회로에 대한 특성을 알 수 있었고, D 래치와 플립플롭에
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회로도 및 결과
- 부울대수와 카르노맵 실험
A
B
C
X
Y
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
1
1
1
1
1
0
1
1
1
1
1
1
1
- RS Flip-Flop 실험 (NOR게이트 사용한 S-R래치)
S
R
Q
Qvar
0
1
0
1
0
0
0
1
1
0
1
0
1
1
0
0
0
0
X
X
- RS Flip-Flop 실험 (NAND게이트 사용한 S-R래치)
S
R
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JK 플립플롭, 74S74 D 플립플롭에 관해 회로를 조사하고, setup 및 hold 시간, , 와 ,에 대해 재료값을 조사하고 그 정의를 제출한다.
▶ 74LS73 JK 플립플롭
≪ 그 림 ≫ 9장 예비 레포트.hwp………………………………………………………7p
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