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IC_VECTOR (1 downto 0);
BR : out STD_LOGIC_VECTOR (1 downto 0));
end sub2;
architectiure Behavioral of sub2 is
signal TMP : std_logic_vector(2 downto 0);
begin
TMP <= ("0" & A) - ("0" & B);
-- TMP <= ('0' & A) - ('0' &B); 써도 무방함
-- 2비트 일 때는 무조건 “00”을 붙여줘야 한다.
BR(1) <
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0
0
0
3.4mV
0
0.14V
0
0
1
1
4.95V
0
0.14V
0
1
0
1
4.95V
0
0.14V
0
1
1
0
5.4mV
1
3.9V
1
0
0
1
4.95V
0
0.14V
1
0
1
0
5.3mV
1
3.68V
1
1
0
0
3.5mV
1
3.68V
1
1
1
1
4.95V
1
3.68V
실험 1 의 결과를 기입하라.
2. 실험 2 의 결과를 기입하라.
3. 실험 3 의 결과를 기입하라.
X
Y
B
D
0
0
0
1.7mV
0
8.3mV
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) 실험 준비물
-SN7400 ( Quad 2-input NAND gate)
-SN7404 ( Hex inverter)
-SN7408 ( Quad 2-input AND gate)
-SN7432 ( Quad 2-input OR gate)
-SN7486 ( Quad 2-input XOR gate)
Power supply, Oscilloscope
(4) 전가산기와 반가산기
1. 그림과 같이 반가산기란 2개의 입력과 2개의 출력을 가지고 A
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알 수가 있다. 이번실험은 참이며 회로도와 결과를 토대로 참이라는 것을 알 수가 있다.＿
수고하셨습니다＿ 1.2비트 비교기
2.비트 슬라이스(Bit Slice) ALU
3.4 비트 슬라이스(Bit Slice) ALU
4.MOD 5 카운터(Counter)
5.MOD 12 카운터(Counter)
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도
[그림 1] 2비트 비동기 2진 카운터
클록펄스
Qb
Qa
10진수
1
0
0
0
2
0
1
1
3
1
0
2
4
1
1
3
5
0
0
0
[표 1] 2비트 비동기 2진 카운터의 상태도
동기 카운터(synchronous counter)는 클록 펄스가 모든 플립플롭의 CP입력에 연결되며, 공통의 클록 펄스는 동시에 모
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2비트를 서브네팅 주소로 사용한 경우의 subnet mask
표 1-1. 클래스 C IP 주소에서 2비트 또는 3비트를 사용하여 서브네팅 하였을 때의 결과 비교
그림 3-7. IP 패킷 구조
그림 3-8. ARP의 동작 순서
그림 3-9. SLIP의 프레임 구조
그림 3-10. PPP 프레임
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