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: Increment by : 1 Multiplied by : 5
clk : Increment by : 1 Multiplied by : 1
☞ 이 그래프는 switch의 간격을 500㎱로 늘인 경우를 나타낸다. 0㎱～500㎱까지는 switch가 ‘0’에 있으므로 downcount에 해당되어 c_out값을 보면 clk의 상승에지에서 c_out 값이 감소되어 감
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사용할 수 있다. 단점은 PAL, 퓨즈 ROM과 같이 한 번 밖에 써넣을 수가 없다.
≪ 그 림 ≫ 1. FPGA의 구조
1-1) Look-Up Table(LUT)
1-2)flip flop
1-3)FPGA의 데이터 처리 과정
1. 앤티 퓨즈 형(anti-fuse type)
2. EPROM, EEPROM 형
3. SRAM 형
4. 복합형
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s="01100") then
data<="110";
else
data<="111";
end if;
--11
elsif(y_count>=99 and y_count<109 and x_count>=10 and x_count<20) then
if(p1_pos="01011") then
data<="101";
elsif(p2_pos="01011") then
data<="110";
else
data<="111";
end if;
--up mal
--3
elsif(y_count>=69 and
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up 카운터 되는 것을 확인 할 수 있다.
<60s --> 1m 로 변하는 곳>
약간의 delay(0.0045us) 있음!
-->60초가 된 후 초는 0으로 바뀌고 분은 1분이 된다.
<60m --> 1h로 변하는 곳>
약간의 delay (0.0045us) 발생!
<reset = 1 일때 >
모든 s, m, h가 0값
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up 카운트 되는 것을 확인할 수 있다.
< 60초에서 1분으로 넘어가는 순간.. 즉 8분에서 9분으로 넘어가는 순간 >
☞ 위 그림은 8분에서 9분으로 넘어가는 순간을 캡쳐한 것으로 delay(6.8ns)가 발생한 것을 볼 수 있다.
<60분에서 1시간으로 넘
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ASIC, 2001 Page(s): 514 -517
[8] Yong-Sun Na, Oh-Kyong Kwon, "A single chip driver system for 1.2inch Organic Electro-Luminescent display" IEEE Transactions on Consumer Electronics,, Volume: 48 Issue: 2 ,May 2002 Page(s): 220 -228
[9] Shaozhen Xiong, Weiliang Xie, Ying Zhao, Jungsong Wang, EnFeng
Li
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