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회로 설계로 나아가는 발판이 될 것이며, 앞으로의 학습과 연구에 큰 도움이 될 것임을 확신한다. 1. 연구 배경
2. 래치의 구성 원리
1) NOR 게이트 활용
2) NAND 게이트 활용
3. 실험 목표 설정
4. 필요한 장비 목록
5. 설계 실습 진
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Gate의 이해도를 높이고, 그 응용 가능성을 넓힐 수 있다. 1. 실험 목적
2. 이론적 배경
3. NOT Gate의 작동 원리
4. NAND Gate의 기능과 특성
5. NOR Gate의 동작 메커니즘
6. 실험 방법
7. 결과 분석
8. 결론
9. 실험 시 유의사항
10. 추
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게이트의 실험 결과는 나중에 NAND 및 다른 논리 게이트와의 관계를 이해하는 데에도 큰 도움을 줄 것이다. 각 게이트의 동작을 체계적으로 연구함으로써 디지털 회로 설계에 관한 지식을 넓힐 수 있는 기회가 마련되었다.
6) OR 게이트 실험 결
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회로의 변환
◎ NAND 게이트회로를 인버터(NOT)로 활용하기
◎ NAND 게이트회로를 AND 게이트로 사용 하고자 할 때
◎ NAND 게이트회로를 OR 게이트로 사용 하고자 할 때
◎ 입력 부(“0”)논리의 NAND
5. NOT gate 회로(인버터 : Inverter)
6. NOR(NOT +
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실험 목적
① 논리게이트란 무엇인가?
② 부울 함수란 무엇인가?
▲부울 대수?
▲부울 식과 진리표
③ 기본 논리게이트 6개
▲ AND ▲ OR
▲ NOT ▲ NAND
▲ XNOR ▲ NOR
④ CMOS 가 무엇인가?
⑤ TTL 이란 무엇인가?
⑥ 전압레벨 및 잡음
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실험 준비물
디지털 멀티미터(HP 34401A) 1대, 전원공급기(GW GPC-3020A) 1대, 오실로스코프,
브레드보드(WISH 206) 1대
SN7404(Hex inverter)
SN7408(Quad 2-input AND gate)
SN7432(Quad 2-input OR gate)
SN7400(Quad 2-input NAND gate)
SN7402(Quad 2-input NOR gate)
SN7486(Quad 2-input XOR gate)&nb
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채널을 모두 사용하여, 그림 1에 A와 의 두 파형을 도시하고, 그 사이의 전파 지연을 측정한다.
참고문헌
http://greatrr.tistory.com/2?srchid=BR1http%3A%2F%2Fgreatrr.tistory.com%2F2
http://www.hanbitbook.co.kr/web/sample/1477/sample_chapter02
디지털 공학실험 -이병기저-
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간소화
consensus의 정리
정규형
진리표로부터 부울 대수식을 유도하는 Sum-of-Products 방법
진리표로부터 카르노 맵(Karnaugh map) 구하기
Pairs, Quads, and Octets
Overlapping Groups
Rolling the Map
Logic Circuit
Finding the NOR-NOR Circuit
Datasheet
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실험 및 결과 검토
0 출력 1 출력
2 출력 3 출력
4 출력5 출력
6 출력 7 출력
8 출력 9 출력
A 출력 B 출력
C 출력 D 출력
E 출력 F 출력
6. 결론
본 프로젝트를 통해 드-모르간의 정리를 이용 복잡한 논리회로를 간략화하여 간단한 회로로 만들 수 있다
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실험이 였습니다. 다음엔 빨리 정확하게 실험을 마칠 수 있도록 더 노력해야 겠다는 생각도 들었습니다. 1. SR 플리플롭 회로도와 진리표
2. CLK SR 플리플롭 회로도와 진리표
3. D 플리플롭 회로도와 진리표
4. J-K 회로도와 진리표(빵판에 결
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