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. 이런 형태로 사용되는 JK 플립플롭을 T-플립플롭이라고도 부른다.
그림 4. T-플립플롭의 입출력파형
이상으로 플립플롭에 대하여 알아보았다. 1. 학번
2. 제목
3. 실험 목적
4. 사용부품 및 사양
5. 회로도 및 모의 실험
6. 검토
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있어서 관련서적과 인터넷을 조사하였고, 같은 수업을 듣는 친구와 스터디 모임을 통해 어렵게나마 완성할 수 있었습니다.
1장의 그림은 p-spise 를 사용하여 회로도 및 타이밍도를 작성하였으며, 2장은 max plus를 사용하여 작성하였습니다.
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○ 실험 목표
○ 사용 부품
○ 관련 이론
○ 실험 순서
○ 심층 탐구
○ 모의실험&실험예측(PSPICE Simulation)
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D 플립플롭의 Tplh 및 Tphl >
(3) [그림 1] RS 래치의 이론적인 상태도를 그려라.
4. 결론
이번 설계실습 계획서를 통해 래치는 레벨 트리거(level trigger)에 의해서 동작하기 때문에 1-상태인 동안 입력의 변화를 출력에 반영한다는 것과 플립플롭은
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회로및컴퓨터구조실험, 홍진
전희종 외(2007) 디지털시스템, 문운당
진경시 외(2000) 디지털 공학, 기전연구사
e비즈니스시대의 경영정보시스템, 방송통신대학교, 2005
Philip Miller, 마스터링 TCP/IP 응용편, 성인당, 2005
네이버 지식백과, IT용어사전&n
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회로및컴퓨터구조실험, 홍진
전희종 외(2007) 디지털시스템, 문운당
진경시 외(2000) 디지털 공학, 기전연구사
e비즈니스시대의 경영정보시스템, 방송통신대학교, 2005
Philip Miller, 마스터링 TCP/IP 응용편, 성인당, 2005
네이버 지식백과, IT용어사전&n
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클락 펄스가 1일 때 flip-flop은 동작을 하고 0일 때는 동작을 하지 않는다.
이 차이가 동기식이냐 비동기식이냐 즉, latch와 flip-flop의 차이다.
< 참고문헌 >
- DigitalDesign, J.F.Wakerly 저, PrenticeHall, 2006 < 목 적 >
< 질문사항 >
< 참고문헌 >
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ch with Enable Truth Table
Input
output
S = sw3 R = sw2 Enable = sw1
Q = L1
Q = L2
0
0
0
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
0
1
0
0
1
0
0
1
0
1
1
1
1
0
0
0
1
1
0
0
0
0
1
1
1
0
0
c. Enable sw1의 역할을 실험 데이터를 통해 설명하라.
Edge Triggered D Filp-flop with Preset and Clear
디지털 회로에서 종종
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1. 목적 : 순차적 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.
2. 실험 준비물
- 직류전원장치 1대
- 오실로스코프 1대
- Function Generator 1대
- Bread Board 1대
- Quad 2 Input NAND Gate (7
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회로인것 같다. 이번 실험으로 끝나는게 아니라 실제로 많이 쓰이고 중요한 만큼, 기억소자라는 것을 활용해 다른 회로도 꾸며볼 수 있는 연습을 해보면 좋을 것 같다. 디지털 공학 실험
4장 각종 Latch와 Flip-Flop
결 과 보 고 서
1. 결과
2
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