|
순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
|
|
|
회로
1) 순서논리회로의 정의 및 특징
2) 플립플롭
가. RS 플립플롭
나. D 플립플롭
다. T 플립플롭
라. J-K 플립플롭
3) 레지스터
가. 병렬 레지스터
나. 시프트 레지스터
4)
|
|
|
순서 논리 회로 플립플롭( flip-flop) 실험보고서
1. 실험목적
순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK, 플립플롭 등을 대상으로 하여 동작 원리를 살펴보고, 전반적인 이해를 한다.
2. 이론
디지털 회로는 조합(combinational) 논리회로
|
|
|
래치를 배치하여 플립플롭을 만드는 것이고, 또 다른 방법은 단지 신호 전이에 대해서만 트리거하게 되고, 나머지 펄스 구간에서는 동작이 정지하는 플립플롭을 만드는 것이다.
이번 실험을 통해서 순차회로에 대한 특성을 알 수 있었고, D 래
|
|
|
래치결함 회로
▶ 래치 결함 회로를 직접 만들어 보았습니다.
▶ 결함회로를 만드는 것은 open을 시키는 것인데 그냥 open을 시켰더니 제대로 된 값이 나오지 않아서 저는 스위치를 사용해서 open을 만들었습니다
▶ 다음장의 시뮬레이션을 보면
|
|
|
RS 플립플롭
- 위 그림에서 클럭은 PT의 펄스를 발생시키는 회로에 가해진다. IEEE 기호는 SR 래치와 같은 그림이 된다.
2. D 플립플롭
C
D
0
X
(last state)
0
0
1
1
논리도
진리표
(+)의 에지트리거된 D 플립플롭
- 위 그림에서 짧은 PT의 전압 펄스
|
|
|
회로의 응용 가능성을 넓히기 위한 후속 연구의 필요성을 절실히 느꼈다. 이러한 결과들은 디지털 시스템의 설계 및 구현에 있어 기본적인 이해를 돕고, 실제 회로에서의 적용 가능성을 제시하는 데 중요한 기초 자료가 될 것이다. 1. 실험
|
|
|
변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
|
|
|
과정을 통해 얻은 기초 지식이 향후 더 복잡한 디지털 시스템 설계에 기여할 것이라 믿는다. 1. 연구 배경
2. 래치의 원리와 동작
3. 플립플롭의 구조 및 기능
4. 실험 방법론
5. 결과 분석
6. 응용 사례
7. 결론 및 향후 연구 방향
|
|
|
실험 (7)은 제가 생각하기에 시뮬레이션을 돌릴 때 회로를 올바르게 설계했다고 생각하는데 실험을 돌리면 에러가 났습니다. 그 이유를 알아보았는데 플립플롭 안에 있는 래치는 초기 값에 0또는 1의 값으로 초기화 시켜줘야 하는데 그 설정을
|
|
메뉴펼치기
