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플리플롭 회로를 결선하여 진리표와 같은 동작이 이루어 지는지 확인하라.
Qi
Si
Ri
Qi+1
0
0
0
0
0
0
1
0
0
1
0
1
0
1
1
허용안됨
1
0
0
1
1
0
1
0
1
1
0
1
1
1
1
허용안됨
]
위의 특성표처럼 동작하는 것을 확인 할 수 있었습니다.
* 결 선 도 *
3. D플리플롭 회로
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D 2번 버튼 : R 입력 시 0000
토의
이번 실험은 간단한 플리플롭중 하나인 D플리플롭을 만들어보고 이를 이용하여 Shift Register를 만들어 보는 실험이 였다. 플리플롭을 만들기 위해 SR랫치, D랫치를 구연해보았다. 어려운 구조가 아니라서 금방 할
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시뮬레이션
콤보
토의
jk플리플롭을 d플리플롭을 이용하여 게이트 레벨에서 만들었는데. 시뮬레이션이 제대로 작동하지 않았다. rest이 한번 들어간 이후부터 제대로 작동했는데 이것을 가지고 리플 카운터를 만들기가 힘들어서 베릴로그로
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dge clk) begin
q[3]<=e;
q[2]<=q[3];
q[1]<=q[2];
q[0]<=q[1];
end
endmodule
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module shift4(clk, e, q);
input clk, e;
output [3:0] q;
reg [3:0] q;
always @(posedge clk) begin
q[0]<=q[1];
q[1]
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D플리플롭 7474 (2개)
- XOR 게이트 7486
-8비트 직렬 입력-병렬 출력 시프트 레지스터 74164
-4비트 만능 시프트 레지스터 74194 1. 목 적
2. 관련이론
1.1. 링 카운터
1.1. 존슨 카운터
1.1. 의사 불규칙 이진수열 발생기
3. 실험기구 및 데이터시
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