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회로 모델
Boundary scan은 IEEE1149.1에 표준화 되어 있음.
그림 2.5.6 경계 주사
그림 2.5.7 BIST 기법이 사용된 ASIC Chapter 2
집적회로(VLSI)의 설계 과정
2.1 상위 레벨 합성(High Level Synthesis)
2.2 논리 합성(Logic Synthesis)
2.3 레이아웃 합성(Layout Synthe
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회로의 기능 결함(function defect)
② IC 입력 또는 출력이 전원 또는 접지 사이에 단락(short)
③ IC 입력 또는 출력이 개방(open)
④ 핀과 핀 사이의 단락(전원과 접지와의 단락은 제외)
IC 외부 회로 결함
○ 신호선 결함 : 신호선 개방(open)과 신호선
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설계에 관한 연구
한국전자통신연구원 ㆍ 차동원
이동통신 채널에 대한 전파 산란 및 감쇠 특성에 관한 연구
홍익대 대학원 ㆍ 이정민
광대역 페이딩 채널 시뮬레이터의 지연 신호 발생 회로 설계
부경대 산업대학원 ㆍ 곽동일
IMT-2000에서
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설계결과 효율성이 설계 목표의 94%를 약간 넘는 동안 모터가 정격속도 1765rpm에서 400hp의 출력을 나타내는 결과를 보여준다.
즉 matlab 해석결과 목표설계와 일치함을 할 수 있다.
5. Maxwell을 사용한 설계 해석
Name
Value
Unit
Name
Setup1
Operation Type
Moto
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설계, 대한전자공학회, 2006
유대현 외 2명 - CDMA 서비스의 보안취약성과 개선방안, 한국정보과학회, 2003
이명의 - CDMA 모뎀을 이용한 원격 제어 및 계측 시스템 구현, 한국항행학회, 2012
이헌 - CDMA의 원리 및 핵심 기술, 한국통신학회, 1996 Ⅰ.
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