|
multi is
port( a : in unsigned (1 downto 0);
b : in unsigned (1 downto 0);
result : out unsigned (3 downto 0));
end entity;
architecture arc of multi is
begin
result <= a * b;
end arc; Decoder(4bit BCD)
Multiplexer(8비트)
Encoder(4bit)
Comparator(4bit)
Multiplier(2bit)
|
- 페이지 6페이지
- 가격 2,000원
- 등록일 2011.11.24
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
Decoder의 회로를 구현하기 위해 Quartus Ⅱ를 이용하여 구현한 후 ModelSim을 이용하여 동작을 확인한다.
실험 고찰 2 - 회로도(schematic) 캡처
실험 고찰 2 - Programing 에서 Success 화면 캡처
실험 고찰 2 - ModelSim 결과 파형 캡처 & 분석
Input
Output
i1
i0
en
val
|
- 페이지 24페이지
- 가격 3,300원
- 등록일 2013.08.07
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
디지털회로실험및설계 예비 보고서 #8
( Encoder, Decoder 실험 )
과 목
담당교수
제 출 일
학 번
이 름
1. 실험목표
① 인코더의 회로 구성과 동작을 실험한다.
② 디코더의 회로 구성과 동작을 실험한다.
2. 관련이론
인코더는 여러 개의 입력 중에
|
- 페이지 12페이지
- 가격 3,000원
- 등록일 2023.09.22
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
디지털회로실험및설계 결과 보고서 #8
( Encoder, Decoder 실험 )
과 목
담당교수
제 출 일
학 번
이 름
1. 회로도
2. 실험결과 및 이론분석
실험 (1) 1.회로의 초기값에 대하여 알아보고 그 이유를 설명하시오.
2. 74LS148의 입력에 따라 FND의 출력을 확인
|
- 페이지 7페이지
- 가격 3,000원
- 등록일 2023.09.22
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|
|
encoder_be -- 테스트 할 대상인 encoder의 회로 이용을 선언, decoder의 input x와 output d가 반전된 encoder이므로 d를 input, x를 output으로 선언, en은 그대로 input
port(
EN : in Std_logic;
D : in STD_LOGIC_VECTOR (7 downto 0);
x : out STD_LOGIC_VECTOR (2 downto 0));
end component;
begin
|
- 페이지 7페이지
- 가격 1,500원
- 등록일 2017.06.24
- 파일종류 한글(hwp)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|