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한 개의 패리티 비트를 사용
- 패리티 비트는 1들의 총 수가 항상 우수(even)든가, 항상 기수(odd)든가로 되게 하기 위하여 정보 비트의 무리에 첨부한다 반가산기란?
반감산기란?
패리티(parity) 발생기
2) 에러 검출
EOR 함수 발생
OR 발생
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OR 생성기
그림 4-1. Exclusive-OR 생성기
표 4-1
A
B
X
0
0
0
1
1
0
1
1
그림 4-2. Exclusive-OR 생성기
표 4-2
A
B
X
0
0
0
1
1
0
1
1
그림 4-3. Exclusive-OR 생성기
표 4-3
A
B
X
0
0
0
1
1
0
1
1
표 4-4
A
B
X
0
0
0
1
1
0
1
1
그림 4-4. Exclusive-OR 게이트
2. 반가산기, 반감산기
(a) 반가산기
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B3~B0 결과 진리표에서와 같이 모두 같아야 한다.
패리티 발생기는 , high 값이 홀수인지 짝수인지에 따라 결과값이 달라진다. 홀수 일때는 high 값이 나왔고, 짝수일때는 low 값이 나왔다.
Exclusive OR
(결과) [ 실험결과 ]
[ 결과 및 토의 ]
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OR gate)
3)논리 부정 회로(NOT gate)
4)NAND 회로 (NAND gate)
5)NOR 회로 (NOR gate)
6)배타적 논리 합 회로(exclusive-OR gate)
7)비교기
8)반가산기
9)반감산기
10)플립플롭
실험방법
(1)AND와 OR 게이트의 특성
(2)NOT 와 NAND게이트의 특성
(3) 비교기의 특성
(4
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산기가 사용되고 있음을 알 수 알 수 있습니다. 그러므로 두 개의 반가산기와 자리올림을 OR 게이트로 결합하여 그림 4-19와같이 표현하기도 합니다.
그림 4-19 반가산기를 이용한 전가산기
(3) 반감산기
반감산기 (HS : half subtracter) : 한 자리인 2
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