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두 가지로 실험을 해보았다. 수업시간에 반가산기를 이미 설 계해 보아서 많이 전가산기를 설계하는 것이 많이 어렵지는 않았다. 다만 1학년때 Schematic프로그램을 사용할 때는 회로도 그리는 것이 쉬웠는데 VHDL프로그램을 이용해서 회로를 그
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두 가지 종류로 코딩하는 것이 어려운 부분도 있었지만 수업시간에 배운것을 활용하고 기억할 수 있어서 좋았다. 또 회로도를 그리는 것과 VHDL을 이용하는 것이 아직은 익숙하지 않다. 하지만 한 학기 동안 하다보면 많이 도움이 될 것같다.
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이용하지 않고 testbench를 이용해서 동작 특성을 보이는 것을 설계하는 것. 이렇게 두가지 방법이 있었는데, 우리 조는 FPGA 킷을 이용하지 않는 쪽을 선택하였다. 한 학기 동안 논리회로 설계실험 과목을 수강하면서 생소했던 vhdl coding을 배우고
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VHDL로 구성하여 출력하시오. 클록의 주기는 40ns로 하시오.
각 출력을 부울대수로 나타내면 다음과 같다.
아래와 같이 VHDL과 Simulation을 실행하였다.
5. 고찰
부울대수를 간략화하는데 진리표를 작성하여 minterm 또는 maxterm 이 두가지 방법을 이용
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방법, 부호와 크기에 의한 방법등이 있다
실험 방법
디지털 실험장치 위에 IC 7408과 IC 7486을 이용해서 회로도 (a)의 반가산기를 구성하고 스위치를 변화시켜가며 Sum과 Carry C를 측정
IC 7408과 IC 7486을 이용해서 회로도 (b)의 전가산기를 구성하고
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