Verilog 밉스

검색어 자동완성 닫기

고급 검색 X

고급 검색 열기

전문지식 32건

	32bit MIPS Processor 설계 Verilog (레포트) 1. 개 요 1) 프로젝트 목표 - R-type, LW, SW, BEQ,, J, ANDI, ORI 명령어를 수행 할 수 있는 32bit MIPS 설계 ※ R-type의 경우 add와 sub를 구현 2) Instruction - 구현해야 하는 Instruction은 총 7종류로 구성된다. ① R-type : 000000의 Op Code를 가지며, 최하위 6bit MIPS 디지털시스템, Verilog 밉스, 32bit MIPS Processor 설계 Verilog (레포트),	페이지 26페이지 가격 3,000원 등록일 2010.04.05 파일종류 아크로벳(pdf) 참고문헌 있음 최근 2주 판매 이력 없음
	32bitMIPS Verilog Source Code (MultiCycle) `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Module Name: 32bit MultiCycle MIPS - Top module - // Project Name: 32bit MultiCycle MIPS ////////////////////////////////////////////////////////////////////////////////// module 베리로그 MIPS, 베릴로그 Verilog, 32bitMIPS Verilog Source Code (MultiCycle),	페이지 1페이지 가격 3,000원 등록일 2010.04.05 파일종류 압축파일 참고문헌 있음 최근 2주 판매 이력 없음
	베릴로그 과제 4.2에 a번 문제에서는 a, d, e는 blocking문으로 b, c는 nonblocking문으로 실행하였을 때, 어떤 시간에 실행되는지를 관찰하는 문제이다. 여기서 a는 blocking문이므로 3ns가 걸린 뒤에 실행하였고 a가 실행되고 나서야 다음 문장으로 넘어오고 nonblocking은 디지털시스템설계 레포트 디지털시스템설계 과제, 디지설 이찬호교수님과제 hw2, 베릴로그 과제,	페이지 149페이지 가격 1,000원 등록일 2015.10.12 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	베릴로그를 이용한 LCD 시계 st or posedge key[5]) begin if(rst) h_time1 <= 8\'d0010_0000; else if(key[5]) h_time1 <= 8\'b0011_0000; else begin case(qh1) 4\'d0 : h_time1 <= 8\'b0011_0000; 4\'d1 : h_time1 <= 8\'b0011_0001; 4\'d2 : h_time1 <= 8\'b0011_0010; 4\'d3 : h_time1 <= 8\'b0011_0011; 4\'d4 : h_time1 <= 베릴로그 lcd시계, verilog 텀프로젝트, 베릴로그를 이용한 LCD 시계,	페이지 22페이지 가격 12,000원 등록일 2014.01.07 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	베릴로그 자판기(FPGA) / Vending Machine <= 5\'b00000;//리셋 led 모두 off else if(sum_coin > 9\'d39) tea_led <= 5\'b11111; //돈이 390원 이상, led 모두 On else if(sum_coin > 9\'d34) tea_led <= 5\'b11101; //돈이 340원 이상, 350,400원 차 On else if(sum_coin > 9\'d24) tea_led <= 5\'b01001; //돈이 240원 이상, 250원 차 Vending Machine 베릴로그, 자판기 FPGA, 베릴로그 자판기(FPGA) / Vending Machine,	페이지 22페이지 가격 15,000원 등록일 2013.11.06 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음

전문지식 전체보기